1.1 数制介绍随堂测验
1、对于七进制而言，70为有效码。
3、R进制的进位规则是“逢R进1”，有1，2，…，R个数码。
4、十六进制数有0，1，2，… ，14，15等16个数码。
1.2 数制转换随堂测验
6、任意的十进制数转化成R进制，方法是除R取余，逆序排列 。
1.3 二进制正负数及其表示随堂测验
2、定点表示法中小数点的位置是固定不变的，符号'.'不必表示出来。
3、浮点表示法中，小数点移动的规则是小数点右移一位，相当于尾数的数码向右移一位，而阶码加1。
1.4 二进制数补码及其运算随堂测验
4、负数的原码、反码、补码的符号位均为1。
6、正数的原码、反码和补码是一样的。
7、乘法运算可用加法和移位两种操作实现，而除法运算可用减法加移位操作实现。
9、二进制数的补码就是将原码按位取反，最低位加1。
10、补码的数值部分仅仅是在反码的最后一位加1即可。
2.1 码制定义随堂测验
1、通常数码有两种功能：一是表示数量的大小，二是作为事物的代码。
2、数字系统中一般都采用二进制数码0、1来进行编码。
3、N位二进制代码可以表示个对象。
4、有权码1001一定表示十进制数9。
5、数字和字符可以编码，但标点符号是无法编码的。
5、一组4位二进制数组成的BCD码可表示16以内的任何一个十进制数。
7、8421BCD码不能用来表示大于9的十进制数 。
8、BCD码是一种人为选定的表示0～9这十个字符的代码。
2.3 格雷码随堂测验
1、格雷码是一种有权码，任何两个相邻的N位格雷码仅有一位码元不同。
2、任何两个相邻的十进制数的格雷码仅有一位不同，这样可大大减小代码变化时出现的错误概率，所以它是一种错误最小化代码。
3、格雷码都是无权码。
4、0～9中任何两个相邻的十进制数的格雷码仅有一位不同。
5、典型格雷码具有镜面反射特性，所以又称反射码。
2.4 检错码和纠错码随堂测验
2、误差检验码具有发现错误并纠正的能力。
3、增加监督码元后，使整个码组“1”码元的数目为奇数，称为奇校验码。
4、‘110011’有偶数个1，它可增加的偶校验码为1。
5、奇偶校验码可以检测单向单错，且为可分离码。
2.5 字符-数字代码随堂测验
2、ASCII码中十进制数0~9采用相同的高三位，即011。
3、英文字母a和A的ASCII码是相同的。
第3讲 逻辑代数的基本概念和运算规则-上
3.1 逻辑代数的三种基本运算随堂测验
5、逻辑变量的取值只有两种：“1”或“0”。这里的“1”和“0”既可表示数量的大小，又可表示完全对立的两种状态。
3.2 逻辑函数的描述方式随堂测验
3、波形图反映了各个逻辑变量的逻辑值随时间变化的规律。
4、真值表和卡诺图的逻辑函数表示都是唯一的。
5、逻辑函数的各种描述方法之间均可以相互转换。
第4讲 逻辑代数的基本概念和运算规则-下
4.1 逻辑代数基础随堂测验
8、已知X＋Y=X＋Z，则必有Y=Z。
9、偶数个变量同或的结果与异或的结果互非。
10、奇数个逻辑变量A连续同或，结果为 ______。
4.2 逻辑代数的基本定律随堂测验
5、根据对偶定理，逻辑式与其对偶式是相等的。
6、一个包含变量A的逻辑等式中，若以另外一个逻辑式代入式中所有A的位置，则等式可能不再成立。
7、定理指出，对于任意一个逻辑式Y，若将其中所有的“·”换成“+”，“+”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，则得到的结果就是Y的逻辑非。
8、对于任何一个逻辑式Y，若将其中的“·”换成“+”，“+”换成“·”，“0”换成“1”，“1”换成“0”，则可得到一个新的逻辑式Y*， Y*即为Y的 式。
第5讲 逻辑函数的公式化简法
5.1 逻辑函数的最简形式和最简规则随堂测验
1、逻辑函数的最简“与-或式”规则是乘积项（与项）最少，且每个乘积项里的因子最少。
2、逻辑函数的最简形式是唯一的。
5.2 逻辑函数常用的公式化简法随堂测验
5.3 指定器件的逻辑函数化简随堂测验
第6讲 逻辑函数的卡诺图表示
6.1 最小项定义及其性质随堂测验
2、在输入变量的任何取值下必有一个且仅有一个最小项的值为0。
3、任意两个最小项的乘积为0。
4、某一最小项若不包含在逻辑式F中，则必在F的对偶式中。
5、在n变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次，则称m为该组变量的 。
6.2 最大项定义及其性质随堂测验
2、在输入变量的任何取值下必有一个且仅有一个最大项的值为1。
3、某一最大项若不包含在逻辑式F中，则必在F的反演式中。
4、任意两个最大项之和为1。
5、在n变量函数中，若M为n个变量之和，且这n个变量均以原变量或反变量的形式在M中出现一次，则称M为该组变量的 。
6.3 逻辑函数的两种标准形式随堂测验
10、任何逻辑函数均可化为最小项之积或最大项之和的标准形式。
6.4 卡诺图定义及其特点随堂测验
1、卡诺图中紧挨着的方格是逻辑相邻的，上下、左右相对应的方格不是相邻的。
2、卡洛图的每个小方格代表逻辑函数的一个 。
3、卡洛图中几何相邻的小方格具有 相邻性，即两相邻小方格所代表的最小项只有一个变量取值不同。
4、卡诺图中变量的取值不能按照自然二进制数的顺序排列，必须按 码排列。
5、卡诺图中的小方格数等于最小项总数，若逻辑函数的变量数为4，则小方格数为 个。
6.5 逻辑函数的卡诺图表示随堂测验
3、逻辑函数的卡诺图表示不是唯一的。
第7讲 逻辑函数的卡诺图化简法
7.1 用卡诺图化简逻辑函数的基本性质随堂测验
1、卡诺图中2n个相邻“1”格的最小项可以合并成一个与项，并消去n个变量。
2、只有一个变量不同的两个最小项的乘积等于各相同变量之积。
3、4变量卡诺图，可圈的相邻小方格最大数为8。
4、在n个变量的卡诺图中，若有个“1”格相邻（k=0，1，2，3，…，n），它们可以圈在一起加以合并，合并时可以消去k个不同的变量，简化为一个具有（n-k）个变量的与项。
5、只有一个变量不同的两个最大项的乘积等于各相同变量之和。
6、卡诺图中2个相邻“1”格的最小项可以合并成一个与项，并消去一个变量。
7.2 用卡诺图求最简与或表达式随堂测验
8、卡诺图化简得到的最简与或式是唯一的。
7.3 无关项及其在化简中的应用随堂测验
6、合并最小项时，究竟把卡诺图上的“×”作为1还是0，应以得到的相邻最小项矩形组合最大，而且矩形组合数目最小为原则。
7、在化简逻辑函数时，需要把无关项置0。
8、有时输入变量的某些取值是1还是0皆可，并不影响电路的功能。在这些变量取值下，其值等于1的那些最小项称为 项。
9、约束项和任意项统称为逻辑函数中的 项，在卡诺图中用“×”表示。
10、在某些情况下，输入变量的取值不是任意的。当限制某些输入变量的取值不能出现时，可以用它们对应的最小项恒等于0来表示。这些恒等于0的最小项叫 项。
第一章 逻辑代数基础-单元测试
11、奇偶校验码是一种典型的误差纠错码。
12、任何逻辑函数均可化为最小项之和和最大项之积两种标准形式。
13、约束项和无关项均为任意项。
14、一组四位二进制数组成的BCD码能表示十六以内的任何一个十进制数。
15、典型格雷码与有权二进制（如8421）存在着的关系（最高位除外）。
16、n变量逻辑函数的最小项数目和最大项数目一样多，均为个。
17、在数字电路和数字计算机中，所有二进制数的补码均采用将数值按位“取反＋1”的法则来求得，且二进制数的加、减、乘、除运算都可以用补码的加法运算电路完成。
18、逻辑函数描述方式中仅有真值表具有惟一性。
19、布尔代数是建立在‘0’、‘1’二值逻辑和“与”、“或”、“非”三种基本逻辑之上的。
20、求一个逻辑函数的反函数可采用对偶定理。
21、应用对偶定理能很好地将两变量德摩根定律扩展为多变量德摩根定律。
22、卡诺图化简时，圈‘1’的面积应尽可能大，且圈中‘1’的数目需为个,n为的整数。
24、（25.7）10=（ ）2 ，保留小数点以后4位有效数字
29、逻辑函数Y=A+B+CD的最小项之和的形式为
30、已知逻辑函数，其卡诺图化简为最简“与-或”形式的结果为
31、逻辑函数的最大项之积的形式为Y=
32、数制是人们对数量计数的一种统计规则。任何一种进位计数包含基数和 两个基本因素。
33、逻辑函数化为最简“与-或”形式的结果为
34、逻辑函数Y=的对偶式的最简“与-或”形式为
35、将逻辑函数的反函数化简为最简“与-或”形式结果为
第8讲 逻辑门电路概述
8.1 门电路概述随堂测验
1、数字电路中，正、负逻辑的规定是 。
A、正逻辑低电平为“0”，高电平为“1”；负逻辑高电平为“0”，低电平为“1”
B、正逻辑低电平为“1”，高电平为“0”；负逻辑高电平为“1”，低电平为“0”
2、数字电路对元、器件参数精度和电源稳定度较模拟电路低一些。
3、提高数字电路的运算精度主要靠提高电源的稳定度。
4、用单开关电路获得高、低电平的主要特点是静态功耗低。
5、用以实现基本逻辑功能和复合逻辑运算的单元电路称为 。
8.2 半导体器件的开关特性随堂测验
4、当外加电压突然由正向变为反向时，二极管内部电流立即为零。
5、在数字电路中，晶体三极管工作在深度饱和状态时，其CE结之间的压降一般仅为 V。
8.3 分立元件门电路随堂测验
8.4 集成电路的发展历史及现状随堂测验
4、通常把一个封装内含有等效逻辑门的个数或元器件的个数定义为 。
9.1 CMOS反相器电路及其特性随堂测验
3、CMOS反相器为低阻回路，所以带 负载时，充放电速度很快。
4、CMOS逻辑门输出高电平、低电平的典型值为 VDD和 。
5、CMOS反相器和 是构成复杂CMOS逻辑电路的两种基本模块。
9.2 其它典型CMOS集成门电路随堂测验
5、CMOS与非门的多余输入端可连在高电平上。
9.3 CMOS集成门电路的特点随堂测验
4、CMOS集成电路的功耗随频率的升高而显著降低。
5、门电路输出端最多能带同类门的个数称为门电路的 。
10.1 TTL集成门电路的结构随堂测验
4、TTL与非门输入端悬空相当于接了高电平。
5、TTL门电路输出端不能直接接电源，必须外接电阻后再接电源。
10.2 几种典型的TTL集成复合门电路随堂测验
5、TTL逻辑门输出高电平、低电平的典型值为 和 0.3V 。
10.3 集电极开路（OC）门随堂测验
5、多个集电极开路TTL逻辑门的输出端相并连，可以实现 功能。
10.4 三态（TS）输出门随堂测验
第11讲 其它类型数字集成电路
11.1 其它类型数字集成电路结构及特点随堂测验
3、Bi-CMOS集成门电路 部分通常采用CMOS结构。
4、ECL集成门电路中的三极管导通时为 状态，所以其工作速度快。
5、Bi-CMOS集成门电路 部分通常采用双极型晶体管。
11.2 TTL电路与CMOS电路的接口电路随堂测验
11.3 使用数字集成电路的注意事项随堂测验
4、CMOS器件的输入信号严禁超出电源电压范围。
5、多个具有三态输出功能的TTL逻辑门的输出端相连，使用时必须满足： 任何时刻，最多只有一个三态门的输出有效，其它三态门都是高阻抗输出条件。
第二章 逻辑门电路-单元测试
19、一般而言，同类型的门电路带下一级电路门的个数是不受限的。
20、集电极开路门可以实现高电压、大电流驱动。
21、使用CMOS门电路时多余输入端可以悬空。
22、下图所示电路的逻辑功能是：。
23、下图所示电路的逻辑功能是：。
24、下图所示电路的逻辑功能是：
25、正、负逻辑只是逻辑定义不同，并无本质区别。
26、CMOS传输门可直接处理模拟信号，做模拟开关使用。
第12讲 组合逻辑电路的分析和设计方法
12.1 组合逻辑电路的特点及描述随堂测验
3、组合逻辑电路的特点是“入变出即变"。
4、仅由与非门构成的逻辑电路一定是组合电路。
5、组合逻辑电路在电路结构上只由逻辑门组成，不包含 元件，输入和输出之间无反馈。
12.2 组合逻辑电路门级电路分析随堂测验
12.3 组合逻辑电路门级电路设计随堂测验
4、组合逻辑电路设计时应遵循 原则。
5、列出正确的 是组合逻辑电路设计的关键。
12.4 组合逻辑电路中的竞争-冒险现象随堂测验
3、有冒险必然存在竞争，有竞争就一定引起冒险。
4、由于竞争在电路输出端可能产生尖峰脉冲的现象叫做 现象。
5、消除竞争-冒险现象的方法主要有接入滤波电容、引入选通脉冲、 等。
第13讲 若干常用中规模组合逻辑电路-编码器
13.1 普通编码器工作原理随堂测验
2、普通编码器在任何时刻只允许有1路有效信号到达编码器的输入端。
3、编码器的逻辑功能是把输入的每一个高低电平信号编成一个对应的 代码。
4、对100个不同的符号进行编码，至少需要 位二进制数。
13.2 优先编码器工作原理随堂测验
4、8线－3线优先编码器74LS148接通电源后，若编码信号输入从~依次为，则其编码输出为 。
5、优先编码器的特点是允许同时输入多个编码信号，但只对其中 的信号进行编码。
13.3 MSI编码器芯片举例及应用示例随堂测验
4、8线－3线优先编码器74LS148接成下图所示电路，则该电路构成了 逻辑功能。
第14讲 若干常用中规模组合逻辑电路-译码器
14.1 二进制译码器随堂测验
4、常用的译码器有二进制译码器、二-十进制译码器和 等。
5、是编码的反操作，其逻辑功能是将每个输入的二进制代码对应输出为高、低电平信号。
14.2 二十进制译码器随堂测验
3、译码器哪个输出信号有效取决于译码器的地址输入信号。
14.3 显示译码器随堂测验
4、由发光二极管组成的七段数码显示器，当采用共阳极接法时，若a~g=0100100，则显示的数字是 。
5、半导体数码显示器的内部接法有两种形式：共阳极接法和共阴极接法。对于共阴极接法的发光二极管数码显示器，应采用 电平驱动七段显示译码器。
6、显示译码器的逻辑功能是将数字（0～9）、文字、符号（A~F)等的二进制代码翻译并显示出来，它包括 和数码显示器两部分。
14.4 译码器应用示例随堂测验
4、在存储器中，译码器输入地址码，输出为存储单元地址，如 位地址线可寻址个单元。
5、在需进行大容量译码时，可将译码器芯片进行 。
第15讲 若干常用中规模组合逻辑电路-分配器和选择器
15.1 数据分配器随堂测验
5、数据分配器和译码器有着相同的基本电路结构形式。
15.2 数据选择器工作原理随堂测验
15.3 MSI数据选择器及其应用随堂测验
第16讲 若干常用中规模组合逻辑电路-加法器
16.1 加法器工作原理随堂测验
5、两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化为若干步 运算和移位进行的。
6、是构成数字电路中算术运算器的基本单元。
16.2 MSI加法器示例及应用随堂测验
第17讲 若干常用中规模组合逻辑电路-数值比较器及奇偶校验器
17.1 比较器随堂测验
4、数值比较器一般仅能比较两个数值是否相等。
5、数值比较器的扩展使用时，如需有较高的运算速度，则需采用 （串行/并行）扩展方式。
17.2 奇偶校验器随堂测验
3、当传送十进制数5时，在8421奇校验码的校验位上值应为1。
4、奇偶校验器具有单向单错的检测功能。
5、当传送十进制数7时，在余3BCD偶校验码的校验位上值应为1。
6、数据传输中接收及发送方约定采用偶校验，接收方收到这样一组数据（）2（最后一位为监督码元），则数据是 （正确/错误）的。
第三章 组合逻辑电路-单元测试
17、编码器的特点是允许同时输入多个编码信号，且只对其中优先权最高的信号进行编码。
18、数值比较器的级联扩展法结构简单，但运算速度通常比并联扩展方式低。
19、组合逻辑电路在电路结构上只由逻辑门组成，不包含记忆元件，输入和输出之间无反馈，因而其功能特点是入变出即变。
20、有冒险必然存在竞争，有竞争不一定引起冒险。
21、当传送十进制数5时，在余3BCD码奇校验码的校验位上值应为1。
22、一个n线- 线译码器即一个1路- 路数据分配器。
23、仅由或非门构成的逻辑电路一定是组合电路。
24、8线－3线优先编码器74LS148接通电源后，无论编码输入怎样变化，所有输出均被封锁在高电平，则其原因可能是扩展端 没有有效接地。
18.1 触发器概述随堂测验
3、若需存储n位二值信息，则至少需要 个触发器。
4、触发器有 （数字）个稳定状态。
5、能够存储 的基本单元电路称为触发器。
18.2 与非门构成的SR锁存器工作原理随堂测验
5、与非门构成的基本RS触发器，当输入 时，没有有效的输出信号，所以被定为禁止状态。
18.3 或非门构成的SR锁存器工作原理随堂测验
4、或非门构成的基本RS触发器的约束条件是 。
5、或非门构成的基本RS触发器，输入 时，触发器处于 态。
第19讲 触发器电路结构及动作特点
19.1 同步(电平)触发器的电路结构及动作特点随堂测验
5、在时钟脉冲CP信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。
19.2 主从(脉冲)触发器的电路结构及动作特点随堂测验
19.3 边沿触发器的电路结构及动作特点-双极型随堂测验
4、对于维持阻塞结构的D触发器，当CP=1期间，输入信号D由1跳转到0，则由于 ，输出状态Q也由1跳转到0。
5、主从触发器的状态变化仅发生在CP的下降沿，在CP的其它期间触发器保持原态不变，所以它也是负边沿触发器。
19.4 边沿触发器的电路结构及动作特点-MOS型随堂测验
4、边沿触发器的共同特点是触发器的次态仅取决于CP脉冲信号到达时的逻辑状态。
第20讲 触发器的逻辑功能描述及应用示例
20.1 触发器逻辑功能描述随堂测验
3、同一电路结构一般仅可做成同一逻辑功能的触发器。
4、同一逻辑功能的触发器可以用不同的电路结构实现。
5、触发器的功能描述方法有特性表、 和状态转换图三种。
20.2 触发器之间的相互转换随堂测验
5、在JK、RS、T三种类型触发器中， 触发器功能最强，它包含了另外两种触发器的功能。
20.3 触发器应用示例随堂测验
5、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以做成不同逻辑功能的触发器。
第四章 触发器—单元测验
15、下列描述正确的是 。
A、同步触发器的动作特点是在CP=1（高电平期间）的全部时间内，S、R、D、J、K、T等数据输入端的变化可引起触发器状态发生相应变化，因此常被称为电平触发器。
B、边沿触发器的动作特点是触发器的输出状态仅仅取决于CP脉冲上边沿或下边沿到来时的S、R、D、J、K、T等输入状态，在此前或之后，输入状态的变化对输出状态均无影响。
D、主从类型的触发器一个周期内仅在时钟下降沿有输出，且具有一次变化现象，因而有很强的抗干扰能力。
20、主从触发器仅在CP信号下边（降）沿到达时进行输出，因而是一种典型的边沿触发器。
21、基本RS触发器仅由与非门或或非门构成，因而属于组合逻辑电路。
22、因为主从JK触发器具有一次变化现象，因而其具有很强的抗干扰能力。
23、边沿触发器的次态仅取决于CP信号的边沿到达时输入的逻辑状态，而在这时刻之前或以后，输入信号的变化对触发器输出的状态没有影响。
24、凡是结构形式上由两个同步触发器级联而成，且它们的时钟信号CP相位相反的触发器均为主从触发器。
25、触发器逻辑功能的基本特点是可以保存1位二值（0或1）信息。
26、同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以做成不同逻辑功能的触发器。
触发器应用主观题设计作业
1、设计一个3人智力竞赛抢答逻辑电路，具体要求如下： （1）每个参赛者控制一个按钮，用按动按钮发出抢答信号；（20分） 要求：完成相应电路原理图或HDL程序描述并设计成功（仿真波形、图片或视频等演示）即可得满分。 （2）竞赛主持人另有一个按钮，用于将电路复位；（10分） 要求： 完成相应电路原理图或HDL程序描述并设计成功（仿真波形、图片或视频等演示）即可得满分。
（3）竞赛开始后，最先按动按钮者将对应的一个发光二极管点亮，此后其他人再按动按钮对电路不起作用。 （50分） 要求： 设计平台不限，但需提交这一部分的总体设计思路（或流程图）、逻辑电路图或HDL语言描述程序段，以及EDA平台仿真图片及分析，或实物电路演示视频（或图片）等能够反映实验结果的证据。完成效果越佳得分越高。
（4）拓展部分：最先按动按钮者对应的发光二极管点亮的同时，同时伴有蜂鸣器的鸣笛声，鸣叫时间持续2s。 （20分） 要求： 完成此部分的同学请展示实物电路演示现场效果视频（即听到蜂鸣声），除完成主体程序设计外，同时完成此部分任务的同学重点考虑评优。
第21讲 时序逻辑电路的特点及描述方法
21.1 时序逻辑电路的特点及分类随堂测验
5、时序电路中必含有记忆功能的器件。
6、同步时序电路具有统一的时钟CP控制端。
7、时序逻辑电路按照触发器时钟的连接方式不同，可以分为同步时序逻辑电路和（ ）两大类。
21.2 时序逻辑电路的方程描述随堂测验
21.3 时序逻辑电路的图表描述随堂测验
第22讲 时序逻辑电路的分析
22.1 同步时序逻辑电路分析随堂测验
3、分析下图所示的同步时序逻辑电路，其电路功能描述正确的是 。
A、当A=0时，该时序逻辑电路为同步四进制加法计数器； 当A=1时，该时序逻辑电路为同步四进制减法计数器。
B、当A=0时，该时序逻辑电路为同步四进制减法计数器； 当A=1时，该时序逻辑电路为同步四进制加法计数器。
5、同步时序电路分析的“核心”步骤是借助触发器的新状态（次态）表达式列出时序电路的（ ）或画出状态转换图。
22.2 异步时序逻辑电路分析随堂测验
3、下列有关异步时序逻辑电路的特点说法正确的是：
4、所有触发器的CP端并没有完全连接在一起的时序逻辑电路是异步时序逻辑电路。
第23讲 时序逻辑电路的设计
23.1 同步时序逻辑电路的设计方法及实例随堂测验
4、在设计稳定性和工作频率要求较高的中大规模时序系统时一般采用同步时序电路来设计。
5、设计模值为61的二进制计数器至少需要（ ）级触发器。
6、设计模值为81的十进制计数器至少需要（ ）级触发器。
23.2 异步时序逻辑电路的设计方法及实例随堂测验
2、异步时序逻辑电路的设计时选择时钟CP的原则是在确保触发器翻转所需要的前提下，尽可能取脉冲数量少的作为触发的脉冲信号。
3、在异步时序逻辑电路的设计中，选定触发器类型之后，还要为每个触发器选定（ ）。
23.3 时序逻辑电路的自启动设计随堂测验
2、下列状态方程的时序逻辑电路，可以自启动。
3、当所设计电路无法自启动时，可通过设置触发器的直接置位、复位端来直接为电路设置有效的初态。
第24讲 常见时序逻辑电路——计数器
24.1 计数器概述随堂测验
4、计数器所能记忆的最大脉冲个数称作该计数器的 。
5、一个4位二进制加法计数器，对输入脉冲计数，设计数器的初始状态为0，则输入7个脉冲后，计数器的状态是（ ）。
24.2 异步计数器工作原理分析随堂测验
1、用T’触发器构成异步二进制加/减法计数器的各级时钟选取规则描述正确的是 。
A、若为下边沿T’触发器，将前级电路的输出 做本级的时钟信号，则可构成异步二进制加法计数器
B、若为上边沿T’触发器，将前级电路的输出 做本级的时钟信号，则可构成异步二进制减法计数器
C、若为下边沿T’触发器，将前级电路的输出Q做本级的时钟信号，则可构成异步二进制加法计数器
D、若为上边沿T’触发器，将前级电路的输出Q做本级的时钟信号，则可构成异步二进制加法计数器
5、计数器即分频器，二者没有区别。
24.3 同步计数器工作原理分析随堂测验
4、设计同功能的计数器电路，同步时序电路与异步时序电路相比结构相对复杂。
5、用T及T’触发器均可构成同步计数器，但 触发器更为方便。
24.4 MSI集成计数器示例及其应用随堂测验
24.5 基于MSI计数器的任意进制计数器设计随堂测验
1、下图所示电路是一个模 （填数字）的计数器。
2、下图所示电路是一个 分频（填数字）的分频器。
3、下图为两片74LS161构成的 （填数字）进制计数器。
4、下图所示电路是一个 （填数字）进制的计数器。
5、采用多片MSI芯片连接起来，构成任意进制计数器时，可采用的进位方式包括并行进位和（ ）进位两种。
第25讲 常见时序逻辑电路——寄存器和移位寄存器
25.1 寄存器工作原理分析随堂测验
2、电平式、边沿式的触发器均可构成寄存器。
3、双拍工作方式的寄存器由于电路简单，所以电路工作速度较快。
25.2 移位寄存器工作原理分析随堂测验
4、移位寄存器除了可以寄存代码，还可实现数据的串行－并行转换，但不能用于数值运算和处理。
25.3 MSI移位寄存器及其应用随堂测验
4、当74194处于右移工作模式时，为使其工作稳定，左串入端口必须接地。
5、MSI移位寄存器按移位方向分类分为：左移、右移、 。
25.4 移位寄存器型计数器设计随堂测验
第26讲 其它常见时序逻辑电路及竞争-冒险现象
26.1 顺序脉冲发生器随堂测验
1、某时序逻辑电路如图所示，则该电路的逻辑功能描述正确的是：
A、此电路为“计数器+译码器”结构的7相顺序脉冲发生器，F始终输出低电平。
C、此电路为“计数器+译码器”结构的6相顺序脉冲发生器，F始终输出高电平。
3、工作在任一模式下的环形计数器均可以构成顺序脉冲发生器。
4、利用N位环形计数器可以构成N相节拍脉冲发生器。
26.2 序列信号发生器随堂测验
2、利用一片74LS161，一片74LS151及必要的门电路，可以循环产生16位的序列信号。
3、利用包含3个触发器的移位寄存器及必要的反馈电路，可以产生任意8位的序列信号。
26.3 时序逻辑电路中的竞争-冒险现象随堂测验
3、时序逻辑电路中的竞争-冒险现象均发生在存储电路部分。
4、若需设计工作稳定的时序逻辑电路一般采用同步设计的方式。
5、一般而言同步时序逻辑电路不易发生竞争冒险现象的。
6、一般用边沿触发器构成的时序逻辑电路不易发生竞争冒险现象的。
7、若需设计的时序逻辑电路工作频率很高，一般采用异步设计的方式。
第五章 时序逻辑电路-单元测验
4、下图所示电路的逻辑功能描述正确的是 （设各触发器初态为0）。
7、下图所示电路的逻辑功能描述正确的是 （设各触发器初态为0）。
12、所谓分频，即把脉冲串的频率由高分低，使输出信号的频率比输入信号的频率低。
13、时序逻辑电路由组合逻辑电路和存储电路两部分组成，且二者均必不可少。
14、对固定频率信号而言，N进制的计数器即N分频器。
15、一般地说，模值相同的同步计数器比异步计数器的结构简单，工作速度快。
16、时序逻辑电路存储电路部分产生的竞争——冒险现象一般认为总是发生在 （同步/异步）时序逻辑电路部分。
17、可以用来暂时存放数据的器件叫 。
18、通过级联方法，把三片4位二进制计数器74LS161连接成为多位二进制计数器后，其最大模值是 。
19、是用来产生一组按照事先规定的顺序脉冲的电路 。
20、用中规模十进制加法计数器74LS160和八选一数据选择器74LS151构成如图所示电路，则经过10个CP后，输出F= 。
21、在设计时序电路时，对原始状态表中的状态化简，其目的是 。
22、一个五位二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为 。
23、由2片T4161（四位同步二进制加法计数器）组成的同步计数器如图所示，则当CP的频率为20KHz时，Ｙ的频率为 Hz。
24、用十进制加法计数器芯片74LS160构成如图所示电路，则其模值为 。
25、某寄存器由D触发器构成，有4位代码要存储，此寄存器至少须有 个触发器 。
26、由8级触发器构成的十进制计数器的最大模值为 。
27、用4位同步二进制加法计数器74LS161构成如图所示电路，其模为 。
28、用二－五－十进制异步计数器74290构成如图所示电路，其模为 。
第27讲 半导体存储器及可编程逻辑器件概述
27.1 半导体存储概述随堂测验
1、ROM电路结构简单，断电后数据不会丢失。
2、日常生活中用于存储数据的设备如U盘、光盘、移动硬盘等都属于半导体存储器。
3、半导体存储器是一种能存储大量二值信息或信号的半导体器件，其存储结构与寄存器结构基本相同。
4、衡量存储器性能的重要指标为：存储容量和 。
5、按照存取功能，半导体存储器可分为只读存储器（ROM）和 。
6、按照制造工艺，半导体存储器可分为：双极型和 。
27.2 可编程逻辑器件概述随堂测验
6、FPGA同CPLD一样都是以“与-或”阵列结构为主。
7、GAL最先采用了可编程输出逻辑宏单元(OLMC)。
8、“与阵列”和“或阵列”是PLD器件的主体，能够有效地实现 形式的布尔逻辑函数。
9、用于PLD编程的开发系统包括硬件和 两部分。
第28讲 只读存取存储器（ROM）
28.1 ROM的电路结构及其特点随堂测验
3、可编程只读存储器（PROM）可根据需要进行多次编程。
4、ROM不仅可用作只读存储器，也可用作函数发生器。
5、Flash Memory 是一种电可擦除的可编程ROM，且其存储单元为单管结构，因而集成度可以做得很高。
6、若某ROM存储器的字线数为M，位线数为N，则存储容量为 。
7、可擦除PROM根据擦除方式不同，可分为UVEPROM和 等。
3、ROM主要用来存储大量二值数据，也可用其实现简单的逻辑函数。
4、用1024×1的RAM构成4096×4位的RAM，需要外加 位地址译码以完成寻址操作。
5、用具有n位输入地址、m位数据输出的ROM可以获得一组最多 个任何形式的 n变量组合逻辑函数。
第29讲 随机存取存储器（RAM）
29.1 RAM的电路结构及其特点随堂测验
4、相对于动态RAM，静态RAM在高集成度、容量方面更有优势。
5、DRAM具有数据易失性，断电即丢失，工作时需不断刷新。
6、SRAM 的基本特点是可随时快速读写，断电后数据不丢失。
29.2 存储器容量的扩展随堂测验
4、将一个12 位地址码、4 位输出的ROM容量扩展为4K×8，则需对其进行 扩展。
6、RAM的扩展有字扩展 、位扩展 、 三种方式。
第30讲 可编程逻辑器件
30.1 典型可编程逻辑器件的电路结构及其特点随堂测验
6、FPGA与CPLD的性能对比，说法正确的是：
A、与CPLD相比，FPGA的CLB阵列结构克服了CPLD等PLD中那种固定“与-或”阵列的结构的局限性，在组成复杂、特殊数字系统时设计更加灵活。
D、FPGA的编程数据是存储在一个SRAM中的，因而断电后数据即丢失，通常需配备保存编程数据的EPROM，使用不方便，同时没有CPLD中设置的加密编程单元，因而也不便于保密。
7、FPGA与CPLD的传输延时都可以预测，只是FPGA需要配备保存编程数据的EPROM。
8、FPGA与CPLD的主体结构均以“与阵列”、“或阵列”为主。
9、在PROM、PLA和PAL中，与阵列固定、或阵列可编程的器件是 。
10、GAL克服了PAL不可改写的缺陷，输出端设置了可编程的 ，通过编程可将其设置成不同的工作状态。
30.2 可编程逻辑器件的开发流程随堂测验
3、目前知名PLD公司的开发系统软件都支持原理图、硬件描述语言(HDL)等输入方式。
4、目前PLD的开发一般采用自顶向下的模式。
5、PLD 开发系统包括 和硬件两部分。
6、PLD开发系统的硬件部分包括计算机和 。
基于Quartus Ⅱ平台的PLD完整设计实验示例
循环彩灯控制器-主观题作业
1、1、基础部分：（80分） 设计一个彩灯控制器：彩灯共20只，排成圆形，要求彩灯按如下规则变化： （1）在第1个一分钟内，彩灯按顺时针方向运行，且每秒只有1只彩灯发光。 （20分） （2）在第2个一分钟内，彩灯按逆时针方向运行，且每秒只有1只彩灯熄灭。 （20分） （3）在第3个一分钟内，彩灯按顺时针方向运行，且每2秒有4只彩灯发光。 （20分）
（4）在第4个一分钟内，彩灯按逆时针方向运行，且每2秒有4只彩灯熄灭。 （20分） 2、拓展部分：（20分） 自行设计其它彩灯循环显示效果，要求自动切换，效果丰富、稳定。 3、作业提交要求：
设计平台不限，但需提交整体设计思路（或流程图）、关键部分逻辑电路图或HDL语言描述程序段，以及EDA平台仿真图片及分析，或实物电路演示视频（或图片）等能够反映实验结果的证据，最终形成一份完整的设计报告提交。
第31讲 施密特触发器
31.1 施密特触发器的特点及参数随堂测验
1、施密特触发器属于电平触发型电路，即依靠输入信号的电压幅度来触发或维持电路状态。
2、施密特触发反相器是一个具有 特性的反相器。
3、施密特触发器的正向阈值电平与负向阈值电平之差称为 ，用ΔVT表示。
4、施密特触发器的特点是：输入信号幅值增大时的阈值电平和输入信号幅值减小时的阈值电平 （相同/不同）。
5、施密特触发器是 稳态时序电路。
31.2 施密特触发器电路结构及原理分析随堂测验
3、下列有关施密特触发器的特点，描述正确的是：
4、施密特触发器通过电路内部的 过程可使输出电压的波形边沿变得陡峭。
31.3 施密特触发器的应用随堂测验
4、利用施密特触发器可以把正弦波、三角波等波形变换成矩形波。
第32讲 单稳态触发器
32.1 微分型单稳态触发器随堂测验
3、微分型单稳态触发器一般是窄脉冲触发，且转换过程中伴有负反馈。
4、单稳态触发器的两个状态分别是稳态和 。
32.2 积分型单稳态触发器随堂测验
2、相比于微分型单稳态触发器来说，积分型单稳态触发器的抗干扰能力更强。
3、积分型单稳态触发器与微分型单稳态触发器在转换过程中都伴有正反馈。
4、积分型和微分型单稳态触发器触发脉冲的宽度大于输出脉冲宽度时均能正常工作。
5、积分型单稳态触发器必须满足触发脉冲宽度 输出脉冲宽度，才能正常工作。
32.3 集成单稳态触发器及应用示例随堂测验
2、下列有关单稳态触发器的特点，描述正确的是：
B、微分型单稳态触发器为窄脉冲触发，在暂稳态维持时间的长短主要取决于RC电路参数
C、积分型单稳态触发器在暂稳态维持时间的长短主要取决于触发信号的宽度
3、在外接脉冲作用下，单稳态触发器可以由稳态翻转到 态。
4、集成单稳态触发器可以分为非重复触发单稳态触发器和 触发单稳态触发器。
33.1 用施密特触发器构成的多谐振荡器随堂测验
3、通过调节电阻R和电容C的大小，可以调节施密特触发器构成的多谐振荡器的振荡周期。
4、通过调节电阻R和电容C的大小，可以调节施密特触发器构成的多谐振荡器输出信号的占空比。
5、多谐振荡器是一种 稳态触发电路。
33.2 对称式多谐振荡器随堂测验
3、对称式多谐振荡器电路如图1所示，其中RF1=RF2=RF，C1=C2=C，则若需使反相器G1、G2的静态工作点P位于其电压传输特性的转折区或放大区，则可调节 的大小。
33.3 石英晶体多谐振荡器随堂测验
4、石英晶体的固有谐振频率由石英晶体的 和外形尺寸所决定。
33.4 环形振荡器随堂测验
1、环形振荡器是将n个反相器首尾相接构成的。
2、环形振荡器利用 产生振荡。
3、由5个完全一样的反相器首尾相连接成环形振荡器电路，现测得输出信号的重复频率为10MHz，则每个反相器的平均传输延迟时间为 ns？
第34讲 555时基电路及其应用
34.1 555时基电路的结构与功能随堂测验
2、555电路的命名是由三个5千欧的电阻得来，因此555电路内部的分压电阻一定都是5千欧。
3、CA555电路的输入信号可以是数字信号，也可以是模拟信号。
4、在负载重、要求驱动电流大、电压高的场合宜选用 （CMOS/双极型）555。
5、在要求定时长、功耗小、负载轻的场合宜选用 （CMOS/双极型）555。
34.2 用555时基电路构成施密特触发器随堂测验
3、用555电路构成施密特触发器，若8脚接电源电压VCC，5脚接外接电压VC，则该施密特触发器的上下门限电压分别是2/3VCC和1/3VCC。
34.3 用555时基电路构成单稳态触发器随堂测验
2、由555电路构成的单稳态触发器中，若 ， ，则电路输出信号的脉宽为 ms。(小数点后保留2位有效数字)
3、由555定时器构成的单稳态触发器，若已知电阻R=500KΩ，电容C=10μF，则该单稳态触发器的脉冲宽度tw≈ s。（小数点后保留1位有效数字）
4、由555电路构成单稳态触发器时，需外接一个由电阻R和电容C构成的 网络。
34.4 用555时基电路构成多谐振荡器随堂测验
35.1 DA转换的基本原理随堂测验
3、DAC的基本原理是用电阻网络将数字量按每位数码的权值转换成相应的模拟信号，然后用运算放大器将这些模拟量相加就完成了数/模转换。
4、数模转换器的英文简称是 。
35.2 权电阻网络DAC随堂测验
3、权电阻网络D/A转换器的优点是各个电阻的阻值相差很小，缺点是电阻原件数很多。
4、8位二进制权电阻DAC，其权电阻分别为R、2R、4R、…、256R。
5、权电阻网络D/A转换器中运算放大器的作用是做求和运算，工作在线性区。
35.3 倒T型电阻网络DAC随堂测验
2、T型和倒T型电阻解码网络DAC的缺点是电阻网络复杂，且电阻种类较多，阻值相差较大。
3、T型和倒T型电阻解码网络DAC的优点是只有两种电阻值R和2R，可更好地克服权电阻网络DAC中电阻阻值相差太大的缺点，有利于生产制造。
4、倒T型电阻网络DAC中，数字0支路上没有电流流过，数字1支路上有电流流过。
5、已知8bitD/A转换器的最大输出电压是9.945V，当输入代码为时，输出的电压为 V。
1、权电流DAC通常具有比权电阻网络DAC和倒T形电阻网络DAC更高的转换精度。
2、权电流DAC通常采用恒压源取代电阻网络。
3、由权电流型DAC0808构成的电路图如下图所示，则当输入的数字量d7d6d5…d1d0=， VREF=10V时，转换出的模拟电压Vo= V (小数点后保留2位有效数字)。
35.5 具有双极性输出的DAC随堂测验
1、具有双极性输出的DAC能够把以补码形式输入的正负数分别转换成正负极性的模拟电压。
2、输入为3位二进制补码的具有双极性输出的DAC，若输入数字为000时输出电压为0V，输入数字为001时输出电压为1V，则输入数字为111时，输出电压为 V。
35.6 DAC转换器的转换精度与转换速度随堂测验
4、DAC电路所能分辨的最小输出电压与满量程输出电压之比称为DAC的转换误差。
5、DAC的满程电压一定时，数字位位数越高，能够分辨的电压越大。
6、DAC的转换误差通常用满量程的百分数来表示。
7、DAC的 和转换误差共同决定了DAC的精度。
36.1 AD转换的基本原理随堂测验
3、通常A/D转换位数n越大，误差越大。
4、采样、保持一般由采样-保持电路完成，该电路的核心器件为 。
5、A/D转换需经过四个步骤：采样、保持、 、编码。
36.2 并联比较型直接ADC随堂测验
3、并联比较型直接ADC无需采样电路。
4、对于某并联比较型直接ADC，若其电路中含有个31电压比较器，则它能输出 位二进制代码。
36.3 反馈比较型直接ADC随堂测验
3、反馈比较型ADC一般分为计数型和逐次渐近型两种，计数型比逐次渐近型的转换速度更快一些。
4、某逐次渐近型ADC 某次转换VO和VI的波形如图1所示，若时钟频率为200kHz，则完成这次转换所需时间为 μs。
5、某计数型ADC 输出的数字量为10 位，时钟信号频率为1MHz，则完成一次转换的最长时间为 μs。
6、某逐次渐近型ADC 某次转换VO和VI的波形如图1所示，则这次转换对应的输出状态是 。 图1
2、V-F变换型ADC的转换精度仅取决于VCO的线性度和稳定度。
3、V-F变换型ADC的最大优点是抗干扰能力很强，缺点是转换速度比较低 。
4、在V-F变换型ADC中，首先将输入的模拟电压信号转换成与之成正比的 信号，然后在一个固定的时间间隔里对得到的信号计数。
36.6 ADC的转换精度和转换速度随堂测验
4、A/D和D/A转换器最重要的两个指标是分辨率和转换速度。
数字电子技术基础-2019秋季学期-期末考试
31、下列关于图示时序逻辑电路功能描述正确的是：
C、由于该电路主循环状态为循环码，因而电路工作非常稳定，不会出现竞争－冒险现象
D、该电路主循环状态混乱，因而易发生出现竞争－冒险现象
32、下列关于图示时序逻辑电路功能描述正确的是：
33、有一水箱，由大、小两台水泵X和Y供水，水箱中设置了3个水位检测元件A、B、C。水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。现要求当水位超过C点时水泵停止工作；水位低于C点而高于B点时Y单独工作；水位低于B点而高于A点时X单独工作；水位低于A点时X和Y同时工作。下列电路中能够实现此功能的电路有： .
36、BCD码是一种人为选定的二—十进制代码，它们能表示0～9这十个十进制字符，且有些码为禁用码。
37、在卡诺图中，与逻辑具有区域的公共性，或逻辑具有区域的叠加性，非逻辑具有逻辑否定的含义。
38、时序逻辑电路必包含存储电路，而且输出必与电路状态相关。
39、ABC是函数式Y=A’C+BC中的一个最小项。
41、仅由与非门构成的逻辑电路一定是组合电路。
42、常用的移动硬盘因为可以随时读写，因而属于典型的RAM器件。
44、在诸多ADC方案中，计数比较型ADC相对而言速度最快。
45、2017个‘1’连续异或再同或‘0’等于‘1’。
46、在各种结构的触发器中，仅有主从JK触发器具有“一次变化”现象。
48、设计模值为941的十进制计数器至少需要 级触发器。
49、位长为12的逐次渐进式A/D 转换器，其完成一次A/D 转换所需的最长时间为 Tcp(设时钟周期为Tcp)。
50、由5个完全一样的反相器首尾相连接成环形振荡器，现测得输出信号的周期为140ns，则每个门的平均传输延迟时间为 ns。
51、某存储容量为64K的RAM，若其每次对外交换的数据为8位,则其地址译码线共有 根。
53、12级扭环形计数器的偏离态（游离态）共有 个？
54、10级环形计数器的游离态（偏离态）共有 个？
55、已知8bitD/A转换器的最大输出电压是9.69V，当输入代码为时，输出的电压为 V。
