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其实问题回到原点：电压范围支歭到多少要不要Vref自适应，etc
- 1.8V起跳，不要自适应不要Kick Start，那就没问题可选范围多很多。
一个IO线挂两个MOS引脚我没在手册上看到MOS D/S的等效电嫆，估计不太大Gate电容和这个没关系。
- 更低的Vref电压PMOS，Vref在1.2V的情况下可用性存疑。用NMOS的话没有倍压电路，在5V的时候不行
PMOS+NMOS，需要一个额外的反相器
- 要不要Vref自适应，这个看需求如果只是用户指定，选择合适的PMOS就行了；否则多一个比较器问题也说了。
对连接到Target的IO而言附加电容来源：
Vref的PMOS S/D引脚【1.2V没有负压支持，可用性存疑】或者NMOS的D/S引脚【没有5V倍压支持，5V可用性存疑】或者两个引脚，不增加额外电源
Kick Start（对外供电，小实验板可以使用）一个PMOS的D/S引脚。
如果Vref自适应一个比较器的Vin引脚。
以上我没查到等效输入电容的数量级好像一般都不列出来。
IO FPGA直接控制CPLD控制等等，问题都在于上电/重新配置/修改配置时刻稳态出问题的概率都不太大。
Ron按照全压降0.05V@额定电流计算，因为1.2V電平最低1.1V留0.05余量。这样100mA的时候，每个管子许可0.025V@100mA250 mOhm Ron@最劣工况就可以满足了。不是太困难的参数
AD我没意见，就看大家期待什么精度了礻意性的没必要上AD。。
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