祖冲之序列密码算法IP核的设计与实现
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祖冲之序列密码算法IP核嘚设计与实现祖冲之序列密码算法IP核的设计与江丽娜高能马原刘宗斌(中国科学院信息工程研究所信息安全国家重点实验室北京)摘要:祖冲之序列密码算法是中国自主研究的流密码算法是运用于下一代移动通信G网络中的国际标准密码算法该算法包括祖冲之算)、加密算)和完整性算彡法(ZUC法(EEA法(EIA)个部分。目前已有对zuc算法的应用的优化实现而专门针对EEA和EIA的硬件实现与优化尚未见公开发表的论文文章设计了祖冲之序列密码算法的I核该I核基于算法模块同时支持PPZUCEEA和EIA并且保持ZUC模块的高吞吐率。最后在VirtexFPGA平台上对该IP核进行了实现并对其性能进行了比较和分析关键词:祖冲之算法EEA算法EIA算法FPGAIP核中图分类号:TP文献标识码:A文章编号:()AnIPCoreDesignandImplementationofZUCStreamCipherJIANGLina,GAONeng,MAYuan,LIUZongbin(StateKeyLaboratoryofInformationSecurity,InstituteofInformationEngineering,ChinesAcademeyofSciences,Beijing,China)Abstract:TheZUCstreamcipheralgorithmisastreamcipheralgorithmdesignedbyChinawithfullintellectualpropertyItisoneofthethreeinternationalstandardcryptologyalgorithmstobeusedintheforthcomingGmobilecommunicationeraandiscomposedofthreeparts:theZUCalgorithm(ZUC),theencryptionalgorithm(EEA)andtheintegrityalgorithm(EIA)BynowsomeworksontheoptimizationtowardsZUChavebeenpublished,yethardwareimplementationandoptimizationtowardsEEAandEIAhavenotbeenseeninliteratureThispaperpresentsanIPcoredesignfortheZUCstreamcipheralgorithmbasedonaZUCmodule,maintainingthehighthroughputofthemodule,withsupportforbothEEAandEIAWeimplementedthisIPcoreonaVirtexFPGAplatformandthenbroughtforwardanevaluationofitsperformanceKeywords:ZUCcipherEEAEIAFPGAIPcore引言LTE(LongTermEvolution)是由GPP提出的下一代移动通信标准用于为移动电话或数据终端实现高速率的SAE(SystemArchitectureEvaluatoin)描述叻LTE体系中的核心网络构架其中的安全框架提出了用于无线接口安码算法这个算法包括两个部分:保证机密性的加密算法(EEA)和保证完整性的MAC算法(EIA)。EEA和被GPP采纳的第三组无线接口安全的标准密码算法该组算法是由我国自主研究设计的我国对该组标准密码算法三个部分:祖冲之算法(ZC)、加密算法(EE)和完整性算法(EI)于年月首次发表。ZUAA由中国科学院数据与通信保护研究教育中心(DACAS)设计该算法以比特的密钥和比特的初始向量作为输出比特的流密码EEA算法和EIA算法定义于zuc算法的应用之上EEA算法通过将明文直接与ZUC产进行异或实现加密EI算法根据明文每比特的值进行判定将ZC产生的密鑰流做迭代运算生成C值。AUMA目前相关研究多见于对zuc算法的应用本身进行算法优化和设计与zuc算法的应用相比在EEA和EIA的实存的工作十分有限。文獻第一次对zuc算法的应用在FPGA上做了实现该实现采用流水线的设计方法使得在每个能输出一组新的比特的流密码接下来文献对该zuc算法的应用嘚FPGA实现进行了改进将逻辑资源减小到工作于最大频率下的吞吐量达到Gbps。文献中只提供了EEA和EIA的软件实现的调用接口和类加密标准的吞吐率等指标提出了更高的要求因此EEA加密算法和EIA完整性算法的高效率实现具要意义。同时可以预见EEA和EIA将被广用到G网络时代以zuc算法的应用为核心的設备中如能将C算法、EE和EIA紧密集成在同一IP核中A效减小芯片面积充分契合无线设备的设计要求本文设计了祖冲之序列密码算法的I核该I核基于PP圖EEA加解密框架C算法模块同时支持EEA和I通过设EAEIA算法活的硬件接口将三种算法进行紧密集成形成结构紧凑、EI采用的是通用ash算法原则生成AHIP核。并对EIA算法的硬件实现进行优化性强的入明文在比特以内最后产生比特的输了一种高效率的选通迭代模块保持了zuc算法的应用模块的EIA的输入参数格式与EEA相同吐率最后我们在VirtexFPGA平台上对该IP核进行的算法略有不同。其计算过程如图所示:现并对其性能进行了比较和分析祖冲之序列密码算法简介zuc算法的应用图EIA的计算示意图假设ZUC生成了长度为L=LENGTH个将其用比特串表示为z,z,,z×Lz一个字的最高有效位。T定义为比特初始化为T=M为输入Mi代表明文嘚第i比特信息Zi为比特Zi=||zi迭代步骤如下:)Fori=,,LENGTH){IfMi=图zuc算法的应用结构图)thenT=TZi}周期的上升沿采样。本文将ZUCEEAEIA解密模式和ZUC模式通过选式、算法、EE和EI进式的选择和切換E信号控制两个选通器AAMOD行集成形成紧凑的I核硬件PZUC模式和EEAEIA模式MODE信号用于接口如图所示各管脚定义如EIA模块的加解密模式切换。表IP核有三种笁作模式由IP核工作于加解密模式时EEA和管脚的输入信号进行控MODE调用各自底层的zuc算法的应用模块。ZUC模块经初始制该信号为比特宽钟周期产生仳特流密码作为EE和EI内AA在实际运用中IP核通常会生成器。集成到SC片上系统中在这O图IP核接口ZUC模式的实现是通过与E模块调用EA种情况下I核会与其它模块P块进行复用向外直接提供zuc算法的应用接口。此时比特直接输入至ZUC模块作为其初始向量ZC、EE和EI算法描述可进行对接根据UAA的结构减少了芯爿面积的开销。知其输入输出参数非常多为了减小接口设计复杂度和资EEA模块设计源消耗本方案将IP核的管脚进行复用。管脚复用主要利用MODE信号控制算法模块运行于不同的模式以此对同一管当IP核工作于加解密模式时本模块有效脚进行不同的功能定义达到最大化的重用。复用管脚为IV块工作时首先需要进行初始化从IV管脚输入管脚和DataIn管脚。特值经过EEA算法的IV扩展模块生成比特表IP核管脚功能定义作为内部ZC模块的初始囮输入从C管脚输UK钥值直接作为内部ZUC模块的初始密钥。ZUC密名称类型描述始化后每个时钟周期输出比特流密码因此I:C:输入EI初始密钥KKAEEA初始密钥I:V攵以比特为一组进行输入。EEA模块将明文与ZUC模式:为ZC算法初始向量U输入EI加解密模式::参数EEAAEEA产生的流密码进行直接异或实现加密操作每个:EIA参数理比特数据加密后得到的密文通过DataOutDataIn:输入明文输入Datainen:输入高电平有效明文输入使能EIA模块设计LAST输入上升沿有效表明最后一组输入明文本模块同样工莋于加解密模式下。EIABE输入表明最后一组输入明文的有效位化过程与EEA相似将I管脚的低比V工作模式选择:三种模式MODE输入ZUC模式EEAEIA加密模式EEAEIA扩展模块生荿比特初始化向量和从I管脚K解密模式STT输入IP核开始运行AR一起输入至ZUC模块在计算MAC值的过程中RESET输入IP核重置CL输入时钟信号K本模块中的ZUC流密码输入臸EIA中特有的迭代ataut输出复用输出管脚DO经过一系列迭代计算生成最后的MAC值迭代选Dataouten输出高电平有效数据输出使能MAC输出输出MAC值计将在下节介绍。MacDone输絀上升沿有效MAC值输出使能迭代选通模块设计Dready输出高电平有效IP核初始化完毕算法实现设计对迭代选通模块的优化设计主要目的是提高整体的吞吐率吞吐率(Throughput)按照如下公式Bitsinamessageblock表示数据块的比特数核能处理的数据块的大小。Fmax指IP核工作时最大频率Clockcyclespermessageblock指系统一数据分块需要消耗的系统周期数。EEA和EIA算法的特殊性在于图IP核实现框架Virtexzuc算法的应用本文设计的迭代选通结构包含个选通器和两个irtex集成I核VP移位寄存器用于存放相邻两周期苼成的流密码选通迭代)芯片面积比较。在面积比较的时候的结构如图所示在迭代过程中先将移位寄存器左移FPGA的逻辑资源Slice作为比较的基础仳较结I核消耗的逻辑资源接近示可以看见集成P位将本周期新生成的流密码存入寄存器低位然后将倍。主要原因是IP核需要调用两个立模块嘚明文组M(表示为M|MM)的个比特作iiiiEIA算法各自的流密码作为EEA和通器的判定信号输入经选通后将个选通器的输出值一轮的i进行异或后得到本轮迭代嘚结果记为T。TiEI中的选通模块也占用了大量的逻辑资源A二分之一个ZUC模块的面积本文的复用接口设片面积有所减小而如何在减少迭代选通模塊面设计高效兼容EEA和EIA模式的ZUC架构是步工作重点。表ZUC独立算法模块与集成IP核逻辑资源消器件模块资Virtexzuc算法的应用Virtex集成IP核图选通迭代模块结构图結束语需要注意的是当输入最后一组明文时即LAST信号变”时需要对该组明文进行比特填充填充后依然按照本文在平台上设计并实现了高吞吐率FPGA方法计算迭代结果填充规则为:当有效位长度BE小于列密码算法IP核。IP核集成了ZC算法、EU位时直接在最低有效位后填充比特“”当明文有效位法和EIA完整性算法给出了复用的接口设等于位时不作填充处理只需对最后结果异或上当ZC算法独立模块进行度上节省了资源通过和U流密码值即可。当迭代结束后再与下一时钟周期产生看到集成ZC算法、EE和EIA算UA密码进行异或结果作为MAC值输出通过对选通迭持了原始zuc算法的应用的性能實现了高吞吐率的算法代模块的设计将原算法中比特的选通结构改进为在芯片面积方面还有进一步减小的空间这也是本比特的同时选通和異或结构这加强了研究目标。(责编岳逍远)EIA模块每个时钟周期的数据处理能力保持了ZUC的高吞吐率参考文献:GPPTSV,rdGenerationPartTechnicalSpecificatioGrounpandSystemAspectsP核性能分析ArchitectureEvolution(SAE)Securityarchitecture(ReleasETSISAGEV,SpecificationofGPPthe本文采用Verilog语言对祖冲の序列密码算法IP核进行andIntegrityAlgorithmsEEAEIADoc以XILINX公司的FPGAVirtexXCVLX作为目标
