请教:机车单机在机布局走线对DDR速度的影响上一般速度不超过多少?

如今存储器件在计算机、汽车與消费电子产品上可谓无所不在。其中 DDR S(双数据率同步动态随机存取存储器)是最常用的存储器设计技术之一而随着该技术的发展,其传输速率在日益加快功耗在日益降低。

传输速度加快使得此类存储器的验证难度呈指数上升存储系统要准确工作,其信号完整性必须满足某种最低要求因为信号完整性对系统互通性而言非常关键,或者说只有保持信号完整性才能保证不同厂商生产的器件在一起使用时能够佷好地结合信号完整性问题会引发包括时序冲突、协议背离、时钟抖动以及由其他总线引发的错误等其它问题。本文介绍了DDR信号的测量方法DDR信号验证中面临的挑战,并针对其调试方法给出了相关建议文中提到的方法适用于DDR、DDR2、 DDR3 和 SDRAM这一类全缓冲的DIMM系统调试。为简单起见这些内存技术在下文中统称为DDR。

规范定义了 DRAM的引脚或球必须满足的电气与定时方面的要求一些较新的DDR DRAM采用了精细球栅阵列()封装,此封裝下的焊接球很难接触因此,我们建议测量时探头应尽可能接近DRAM的球状焊点。通常我们可以在与焊接球相连的过孔上或与其相连的電阻靠近DRAM一侧的焊盘上测量。

目前最高级的差分有源电压探头能在探头顶端容性负载低于0.22pF的情况下达到高达13GHz的测量带宽此类工具对DDR信号(通常为单端信号)的影响非常小,很适合DDR测量强烈建议大家使用。由于DDR信号对噪声非常敏感因此建议在测量此类信号时采用带宽足够大嘚示波器,以避免示波器的噪声影响测量有些示波器具备带宽压缩功能,能调节至恰好适合测量的带宽以实现最精确和可重复的测量。图1所示为13 GHz差分有源探头连接到DDR2 DIMM的过孔上的情形


3.信号验证所面临的挑战

同一根数据总线上的DDR数据传输是双向的。这使DDR信号验证变得非常困难因为我们首先必须分离数据总线上复杂的数据流才能对其进行信号完整性测量。而要想独立分析(由存储控制器和DDR芯片驱动的)信号完整性和定时关系也必须分离数据流。

在探头和数据总线上存在三种状态读操作(输出信号)、写操作(输入信号)和高阻(空闲状态)。8条数据总線构成一个数据群这个数据群与一个选通信号实现源同步。读信号与写信号之间有一个重要差异:写信号与选通信号的边沿有90度相差洏读信号与选通信号的边沿是对齐的。

由于DDR信令比较复杂因此为了能快速测试、调试和解决信号上的问题,我们希望能简单地分离读/写仳特此时,最常用的是通过眼图分析来帮助检查DDR信号是否满足电压、定时和抖动方面的要求

3.1 利用前导宽度触发器分离读/写信号

我们可鉯利用读/写前导的宽度来触发示波器,实现读/写信号分离根据JEDEC规范,读前导的宽度为0.9到1.1个时钟周期而写前导的宽度规定为大于0.35个时钟周期,没有上限于是,我们在设置触发条件之前首先要确定读/写前导的宽度。由于读前导和写前导各自有不同的宽度因此可利用这┅点分离读出的数据和写入的数据。

但这种方法在使用过程中也存在问题首先,JEDEC规范中对前导宽度的定义比较松散而且不同 ASIC/ DRAM厂商在这方面的定义也不尽相同。此外由于写前导的上限没有定义,因此它也有可能与读前导宽度相同而如果二者的值过于接近,那么要想分離读信号与写信号就十分困难了

第二,如果写前导的宽度为0.5个时钟周期与一个数据比特的宽度相当,那么硬件触发器就无法区分写前導比特与正常数据比特

第三,随着DDR数据率变高时钟周期将变得越来越窄。而随着时钟周期变窄写信号的前导宽度也会大幅缩小。以DDR3-1600為例其最小前导宽度只有大约200ps。示波器的硬件触发器有可能无法被如此窄的脉宽触发

3.2 利用更大的信号幅度触发方法分离读/写信号

通常,读/写信号的信号幅度是不同的因此我们可以通过在更大的信号幅度上触发示波器来实现两者的分离。然而幅度更大的信号并不一定昰读信号或是写信号,因此我们虽然可以区分幅度更大的信号,但却无法控制所分析的是读信号还是写信号当读/写信号幅度接近时则會发生类似的问题。


图2:利用DQS信号的前导位触发来分离读/写信号


图3:利用MSO实现控制信号触发并分离读/写信号。


图4:解码表总线1为指令,总线2为控制总线和信号总线上传送的数据

3.3 有限的示波器通道问题

在进行DDR测量时至少需要5到6个示波器通道,因此示波器通道有限这一事實会大大降低测量效率至少需要3个通道才能保证控制信号能在读操作或写操作时被触发,而时钟信号、选通信号和数据信号又另外需要3個通道时钟信号、选通信号和数据信号之间的定时关系在JEDEC规范中十分重要,必须用3个探头同时测量这三个信号才能检查它们之间的定时關系是否符合规范

4. 克服DDR信号验证挑战的建议

新型示波器为我们解决当前DDR信号验证方法中存在的问题提供了新的方法。

4.1 利用混合信号示波器( MSO)分离读/写周期并进行协议解码

DDR信号由一系列控制信号线组成将这些控制信号连接到MSO的数字输入口,就可以让示波器在不同的工作状态(讀、写等)下触发每种状态下不同控制信号线都有各自的标识。因此将示波器设置为在读操作或写操作上触发后,我们就可以观察此时連接到示波器模拟输入通道的选通信号和数据信号

MSO示波器还有一个功能,就是帮助进行协议解码和分析定时冲突MSO往往具备用户可配置嘚总线解码功能,因此可以输入某种操作的解码这种解码就代表了执行该操作时总线上的数据。通过将控制信号集中到一条总线上MSO还鈳以在信号传输过程中解码DDR操作,因此无需再对操作进行人工解码

MSO还允许将数字信号集中到4条不同的总线上,然后从解码表中读取总线信息解码表上显示了每条总线上的数据,如果在配置表中定义了解码规则解码表上还会显示解码后的信息。利用这一功能我们可以將控制信号和数据信号集中到2条总线上,控制总线显示目前进行的DDR操作数据总线则显示正在传输的数据。当我们需要对每种操作状态下嘚DDR协议冲突或定时冲突进行调试时这一功能非常有用。

总的来说MSO对DDR信号验证和调试而言是十分完美的一种解决方案。但由于MSO的模拟带寬往往较低因此只适合DDR1或较慢的DDR2信号测量。

4.2 区域触发功能使DDR验证变得更轻松

区域触发允许我们在示波器屏幕上选定并绘制一个区域以直觀地确定触发事件的识别条件利用区域触发功能,我们可以根据信号波形是否与选定的区域有交叉来跟踪我们感兴趣的信号


图5:写信號成功地从复杂的读/写波形中分离出来。

图5中所示为示波器在无限保持模式下测量得到的一个独特的读/写信号波形黄色的是DQS信号,绿色嘚是DQ信号当示波器设置为在DQS信号上触发时,DQ波形显示读/写信号波形相互重叠。因此如果能够在有特点的波形上设置恰当的触发区域,我们就能利用区域触发功能轻松地分离读/写波形至于如何使用区域触发方法来分离读/写信号,并没有确切的规定而应根据信号特点決定。

有了这种区域触发功能验证DDR信号是否符合JEDEC规范就不再需要超过4个示波器通道了。

随着DDR存储技术的不断发展DDR信号的完整性问题也ㄖ益突出。要想在测量中得到最佳结果必须采用恰当的测量方法。本文所建议的利用MSO分离读/写周期并进行协议解码以及利用区域触发功能分离读/写信号的方法在解决DDR信号完整性测量中的问题时,一定会给大家带来很大帮助

以前在DDR 硬件电路设计过程中关於DDR的电源设计部分存在着不合理的部分,下面简单介绍一下DDR的电源:

DDR的电源可以分为三类:

主电源的要求是VDDQ=VDDVDDQ 是给IO buffer供电的电源,VDD 是给但是┅般的使用中都是把VDDQ和VDD 合成一个电源使用有的芯片还有VDDL,是给DLL供电的也和VDD使用同一电源即可。

电源设计时需要考虑电压,电流是否滿足要求电源的上电顺序和电源的上电时间,单调性等

电源电压的要求一般在±5%以内。

电流需要根据使用的不同芯片及芯片个数等進行计算。由于DDR 的电流一般都比较大所以PCB 设计时,如果有一个完整的电源平面铺到管脚上是最理想的状态,并且在电源入口加大电容儲能每个管脚上加一个10nF~100nF的小电容滤波。

(2)参考电源Vref

Vref 为参考电压要求精准恒定,用于判断信号高低电平的依据

所有的DDR信号其实都是差分信号,其都是相对于Vref的所以也都是差分信号,更详细的内容参见“高速电路设计实践”中关于DDR的章节

参考电源Vref要求跟随VDDQ,并且Vref=VDDQ/2所以可以使用电源芯片提供,也可以采用电阻分压的方式得到由于Vref一般电流较小,在几个mA~几十mA 的数量级所以用电阻分压的方式,即节約成本又能在布局上比较灵活,放置的离Vref管脚比较近紧密的跟随VDDQ电压,所以建议使用此种方式需要注意分压用的电阻在100~10K均可,需要使用1%精度的电阻

Vref参考电压的每个管脚上需要加10nF的电容滤波,并且每个分压电阻上也并联一个电容较好

VTT,用于上下拉电阻的电源电流夶,波动大噪声也大。

VTT为匹配电阻上拉到的电源VTT=VDDQ/2。DDR 的设计中根据拓扑结构的不同,有的设计使用不到VTT如控制器带的DDR器件比较少的凊况下。如果使用VTT则VTT 的电流要求是比较大的,所以需要布局走线对DDR速度的影响使用铜皮铺过去并且VTT要求电源即可以提供电流,又可以灌电流(吸电流)

一般情况下可以使用专门为DDR 设计的产生VTT 的电源芯片来满足要求(曾经使用过程中用了简单的线性稳压器也没发现出现什么问题,这种方式还是不建议的!)

而且,每个拉到VTT 的电阻旁一般放一个10nF~100nF的电容整个VTT 电路上需要有uF级大电容进行储能。

一般情况下DDR 的数据线都是一驱一的拓扑结构,且DDR2和DDR3内部都有ODT做匹配所以不需要拉到VTT做匹配即可得到较好的信号质量。而地址和控制信号线如果是哆负载的情况下会有一驱多,并且内部没有ODT其拓扑结构为走T 点的结构,所以常常需要使用VTT 进行信号质量的匹配控制

一般要确保VTT至少囿150mil的布局走线对DDR速度的影响宽度。


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