&figure&&img src=&https://pic3.zhimg.com/v2-6fa378f9ed65fb5b83e2_b.jpg& data-rawwidth=&455& data-rawheight=&350& class=&origin_image zh-lightbox-thumb& width=&455& data-original=&https://pic3.zhimg.com/v2-6fa378f9ed65fb5b83e2_r.jpg&&&/figure&&p&1983年的一个晴朗的午后，在美国的某个地方，作为今后半导体产业的专利巨头的IBM似乎从来没有预料到自己会发明今后世界上最赚钱的专利之一。&/p&&p&这一技术至今已经成为半导体产业中的核心专利，每年能够为IBM贡献数十亿美元的专利费。&/p&&p&它就是&b&CMP硅片平坦化技术&/b&。&/p&&p&&br&&/p&&h2&&b&CMP硅片平坦化技术是什么？&/b&&/h2&&p&&br&&/p&&p&随着电子产业、半导体产业的不断发展，产业对于半导体硅片、陶瓷以及光学玻璃表面的质量和加工精度提出了更高的要求。&/p&&p&这种要求推动着研究方向朝着高精密度、高集成度和高性能的方向迅速发展。但是，众所周知，芯片在生产过程中会自然而然的形成台阶，同时随着层数的增加，表面起伏的情况会愈加明显。&/p&&p&这种起伏非常不利于垂直方向的工艺的发展，尤其是对光刻过程产生加大的影响。&/p&&p&这就对材料表面平坦化的技术以及磨料的性质及其制备方法提出了新的要求，也就诞生了平台化技术这一概念。&/p&&p&简单来说，平台化技术，就是使晶片表面保持平整平坦的工艺。&/p&&figure&&img src=&https://pic2.zhimg.com/v2-5dff6fe03fd841eb59ab82f9_b.jpg& data-caption=&& data-rawwidth=&472& data-rawheight=&391& class=&origin_image zh-lightbox-thumb& width=&472& data-original=&https://pic2.zhimg.com/v2-5dff6fe03fd841eb59ab82f9_r.jpg&&&/figure&&p&&br&&/p&&p&常见的传统平面化技术很多，如热流法，旋转玻璃法，回蚀法，电子环绕共振法，选择淀积，低压CVD，等离子增强CVD,淀积-腐蚀-淀积法等。&/p&&p&但是，传统的平坦化技术有一个巨大的缺陷，仅仅能够实现局部平坦化（使硅片上的局部趋于实现平坦化），但是当最小特征尺寸达到0.25μm以下时，必须进行全局平坦化。而之前提到的传统的平坦化技术，都属于局部平面化工艺，不能做到全局平面化。&/p&&p&具体来看，CMP技术对于器件制造具有以下优点：&/p&&p&首先，提高器件平面的总体平面度。&/p&&p&其次，改善金属台阶覆盖及其相关的可靠性，CMP能够显著的提高芯片测试中的圆片成品率。&/p&&p&最后，CMP允许所形成的器件具有更高的纵横比，使更小的芯片尺寸增加层数成为可能。&/p&&p&&br&&/p&&h2&&b&CMP硅片平坦化技术的由来&/b&&/h2&&p&&br&&/p&&p&CMP技术最早出现是在1965年，Walsh与Herzog提出了以二氧化硅为抛光浆料的化学机械抛光技术（CMP）。&/p&&p&在此之前，半导体基片的抛光主要以机械抛光为主，采用诸如氧化镁、氧化锆等机械抛光方法，得到的表面损伤极其严重。&/p&&p&而运用CMP硅片平坦化技术能够极大的提高抛光精度、抛光速率和抛光破坏深度等方面，而且加工方法简单，成本低廉，也是目前唯一能够实现全局平坦化的技术。&/p&&figure&&img src=&https://pic1.zhimg.com/v2-f928be0d2eba8c0b4d11b78ca48737a0_b.jpg& data-caption=&& data-rawwidth=&640& data-rawheight=&304& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&https://pic1.zhimg.com/v2-f928be0d2eba8c0b4d11b78ca48737a0_r.jpg&&&/figure&&p&&br&&/p&&p&不过在CMP技术出现的前20年，追逐只是用于获取高质量的玻璃表面，如军用望远镜等应用，并没有被应用到半导体领域，一方面是因为当时半导体产业处于刚刚起步阶段，对于平坦化的要求不高，另一方面则是因为半导体工艺制程还没有发展到需要大规模使用这一工艺的程度。&/p&&p&但是随着半导体产品的核心部件不断向着小型化、高密度和高运转速度发展，集成电路的线宽也逐渐缩小，从1995年的0.35μm，发展到1998年的0.18μm，并向着0.13μm不断细化的过程中，平坦化所带来的困扰就愈加明显。&/p&&p&为了解决半导体工艺中遇到的一系列问题，IBM在1983年将CMP技术引入到了半导体制造过程中，发明了著名的CMP制程，也就是如今的CMP硅片平坦化技术。&/p&&p&但是在CMP制程发明的前几年里，IBM并没有很快将这样制程应用到实际的生产当中，究其原因就是在于CMP制程的不成熟和相关材料的试行。&/p&&p&因此，1986年，氧化硅CMO开始试行，1988年，金属钨CMP开始试行上线。&/p&&p&直到此时，IBM公司才真正放心将CMP技术工艺运用到实际的生产中，并于1988年推出了运用CMP工艺的4Mb DRAM器件。&/p&&p&&br&&/p&&h2&&b&CMP硅片平坦化技术的原理&/b&&/h2&&p&&br&&/p&&p&如之前所说，CMP技术的主要目的就是消除芯片表面的高点及波浪形。&/p&&p&那么在实际工作的过程中，CMP利用将圆晶圆片在研磨浆的存在下相对于一个抛光垫旋转，并施加一定的压力，借助机械磨削及化学腐蚀作用来完成抛光。&/p&&figure&&img src=&https://pic1.zhimg.com/v2-666a50f99eae8d667ea3e4cafaf69a2c_b.jpg& data-caption=&& data-rawwidth=&640& data-rawheight=&326& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&https://pic1.zhimg.com/v2-666a50f99eae8d667ea3e4cafaf69a2c_r.jpg&&&/figure&&p&&br&&/p&&p&一般来看，CMP技术所采用的设备及消耗品包括：CMP设备，研浆，抛光垫，后CMP清洗设备，抛光终点检测及工艺控制设备，研浆分布系统，废物处理和检测设备等。&/p&&p&其中研浆和抛光垫属于消耗品，其余为抛光及辅助设备。&/p&&p&如果把CMP的全套工艺比作打仗用兵，那么CMP工艺中的耗材，特别是研浆的选择无疑是“运用之妙”的关键所在。&/p&&p&所以，研浆是CMP的关键要素之一，其性能直接影响抛光后表面的质量。&/p&&p&&br&&/p&&h2&&b&从籍籍无名到闻名天下&/b&&/h2&&p&&br&&/p&&p&虽然在半导体领域，IBM是一家半导体技术领先公司，并以输出技术及提供服务平台而闻名。观察到它与Chartered，Samsung，AMD等有很长的技术合作历程。它开发了许多专利技术，大多非自用，而是作为技术输出。&/p&&p&对于CMP技术的态度，IBM也是一样。&/p&&p&在1988年实现生产之后，虽然IBM在1991年的时候再一次成功的将CMP技术应用到64Mb DRAM的生产中，但是在此之前的1990年，IBM就已经将CMP技术工艺转让给了Micro Technology公司，然后才在1991年与Motorola公司联合开发了这款产品。&/p&&p&但是不可否认的是，也正是这一产品的推出，标志着CMP技术从实践中发展了起来，并顺利的在全世界的各种会议和研究报告中传播，从而逐步走向工业化生产。&/p&&p&1992年6月，在美国召开的第九届国际VMIC会议上，IBM和Micro Technology联合发售CMP技术作为半导体多层膜的平坦化技术，引起了半导体领域加工者的瞩目。&/p&&figure&&img src=&https://pic4.zhimg.com/v2-fcd755a98d3a_b.jpg& data-caption=&& data-rawwidth=&640& data-rawheight=&663& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&https://pic4.zhimg.com/v2-fcd755a98d3a_r.jpg&&&/figure&&p&&br&&/p&&p&此后，CMP第一次出现在SIA的Roadmap中，广泛的被美国厂商所采用，并逐步被欧洲，日本，亚太地区的厂商所接纳。&/p&&p&1994年，台湾的半导体生产厂第一次开始将化学机械研磨应用于生产中。&/p&&p&1996年，日本主要的10家IC制造厂有7家将CMP技术引入IC生产线，在生产0.35μm器件的时候使用CMP工艺。&/p&&p&自1996年后，STI CMP、PSP、W-CMP相继发展并日趋成熟。韩国和台湾也开始CMP在内的亚微米技术。&/p&&p&不难发现，在最初的几年之中，CMP的研究开发工作主要以美国为主的联合体SEMATECH为主，逐渐延伸至欧洲联合体JESSI，法国研究公司LETI和CNET，德国FRAUNHOFEI研究所等等。&/p&&p&&br&&/p&&h2&&b&CMP发展的三个阶段&/b&&/h2&&p&&br&&/p&&p&大致来说，CMP技术发展历程可以分为三个阶段：&/p&&p&第一阶段，铜布线工艺出现之前，主要研磨材料为钨和氧化物。&/p&&p&第二阶段，1997年至2000年，铜镶嵌技术出现，从0.25μm节点计入0.13μm节点。&/p&&p&第三阶段，90-65nm节点，采用铜互连和低K介质，研磨对象为铜互连曾，层间绝缘膜和减沟道隔离。&/p&&p&目前，CMP技术已经发展成以化学机械抛光机为主体，集在线检测、终点检测、清洗等技术于一体的CMP技术，是集成电路向微细化、多层化、薄型化、平坦化工艺发展的产物。同时也是晶圆由200mm向300mm乃至更大直径过渡、提高生产率、降低制造成本、衬底全局平坦化所必需的工艺技术。&/p&&figure&&img src=&https://pic2.zhimg.com/v2-c936ed29cdb31_b.jpg& data-caption=&& data-rawwidth=&640& data-rawheight=&336& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&https://pic2.zhimg.com/v2-c936ed29cdb31_r.jpg&&&/figure&&p&&br&&/p&&h2&&b&CMP依然存在问题&/b&&/h2&&p&&br&&/p&&p&尽管CMP技术的发展速度很快，但是目前对于CMP技术的了解还处于定性的几段，需要解决的理论和技术问题还有很多。&/p&&p&如对于抛光阐述对平面度的影响，抛光垫，浆料之间的相互作用，浆料化学性质对各种CMP参数的影响及其机理了解甚少。&/p&&p&以浆料为例，浆料研究的最终目的是找到化学作用和机械作用的最佳结合，以致能获得去除速率高、平面度好、膜厚均匀性好及选择性高的抛光浆料。此外还要考虑易清洗性、对设备的腐蚀性、废料的处理费用及安全性等问题。这些都仍然处于定性阶段。&/p&&p&具体来说，CMP还存在以下问题：&/p&&p&首先，CMP加工过程的控制还停留在半经验阶段，难以保证表面的高精度和平整度加工要求。&/p&&p&其次，CMP工艺的复杂性影响因素的多样性增加了问题的研究难度。&/p&&p&最后，CMP加工材料去除、抛光缺陷机理、抛光过程中纳米粒子的运动规律及行为以及CMP工艺方面的实际问题还没有完全弄清楚。&/p&&figure&&img src=&https://pic1.zhimg.com/v2-0fd8f97131b6ffab4744_b.jpg& data-caption=&& data-rawwidth=&640& data-rawheight=&416& class=&origin_image zh-lightbox-thumb& width=&640& data-original=&https://pic1.zhimg.com/v2-0fd8f97131b6ffab4744_r.jpg&&&/figure&&p&&br&&/p&&p&如何定量的确定最佳的CMP工艺、系统的研究CMP工艺参数、建立完善的CMP理论模型、满足各种大型集成电路对CMP工艺的不同要求，是目前研究CMP技术的重大课题。&/p&&p&而半导体业界对于CMP工艺也有相应的“潜规则”，即CMP工艺后的器件材料损耗要小于整个器件厚度的10%。也就是说slurry不仅要使材料被有效去除，还要能够精准的控制去除速率和最终效果。随着器件特征尺寸的不断缩小，缺陷对于工艺控制和最终良率的影响愈发的明显，致命缺陷的大小至少要求小于器件尺寸的50%。&/p&&p&降低缺陷是CMP工艺，乃至整个芯片制造的永恒话题。&/p&&p&&br&&/p&&h2&&b&CMP的未来是集成电路的未来&/b&&/h2&&p&&br&&/p&&p&随着集成电路的高密度花、微细化和高速化，CMP在集成电路中的应用，传统的平坦化工艺已经达到了极限，因此需要加大对于新的平坦化方法的研究。&/p&&p&对于目前的中国半导体产业来说，如果要想进一步发展用于各种高性能和特殊用途的集成电路的制造，就需要明白超精细表面全局平面化技术已经成为最重要的半导体技术，也是参与国际竞争的关键技术，其增长势头和发展前景非常客观。&/p&&p&深入研究和发展CMP技术，并形成拥有自主知识产权的材料和工艺，将进一步提高我国的国际地位，促进我国集成电路产业的良性发展！&/p&&p&文/半导体行业观察 刘燚&/p&&p&&b&今天是《半导体行业观察》为您分享的第1438期内容，欢迎关注。&/b&&/p&&p&&i&R&/i&eading&/p&&p&推荐阅读（点击文章标题，直接阅读）&/p&&p&★&u&&a href=&http://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3Dadfeb717ba12e%26chksm%3Dfd6e912bcada817ba35d570f608b080e1f9e06fb6983da%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&正在改变的MEMS市场&/a&&/u&&/p&&p&★&u&&a href=&http://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3Dcb5bc7ddc2d369f58bfa0%26chksm%3Dfd6ed68663c1ccc0daecbe6ffe0d276de2b8fc%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&谷歌进军手机芯片，打什么算盘？&/a&&/u&&/p&&p&★&u&&a href=&http://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3De468f0fcd9f528c061d550ce6cef2581%26chksm%3Dfd6e91b2cae95f6d45b6cdfe808fbcc8cbe%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&怎么看待芯片的冗余设计&/a&&/u& &/p&&p&关注微信公众号 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1983年的一个晴朗的午后，在美国的某个地方，作为今后半导体产业的专利巨头的IBM似乎从来没有预料到自己会发明今后世界上最赚钱的专利之一。这一技术至今已经成为半导体产业中的核心专利，每年能够为IBM贡献数十亿美元的专利费。它就是CMP硅片平坦化技术。 …
&figure&&img src=&https://pic4.zhimg.com/v2-f1a95b5b60e8ebf10a75_b.jpg& data-rawwidth=&480& data-rawheight=&321& class=&origin_image zh-lightbox-thumb& width=&480& data-original=&https://pic4.zhimg.com/v2-f1a95b5b60e8ebf10a75_r.jpg&&&/figure&&p&来源：本文半导体行业观察翻译自semiengineering，作者Mark Lapedus，谢谢。&/p&&p&&br&&/p&&p&半导体行业观察：极紫外（EUV）光刻技术正蓄势待发，但为了将这项人们期待已久的技术用于大规模生产，还仍然有一些难题有待解决。&/p&&p&&br&&/p&&p&EUV 光刻是在芯片上图案化微小特征的下一代技术，原本预期在 2012 年左右投入生产。但这么多年过去了，EUV 不断延后，从一个节点拖到了下一个节点。&/p&&p&&br&&/p&&p&如今，GlobalFoundries、英特尔、三星和台积电都在竞相要在 7nm 和/或 5nm 节点时将EUV 光刻用于大规模制造（HVM）；根据供应商的不同，时间规划在 2018 年到 2020 年之间。此外，美光、三星和 SK 海力士还希望将 EUV 用于生产十几纳米的 DRAM。&/p&&p&&br&&/p&&p&但和之前的技术一样，要将 EUV 投入大规模制造，有一些问题还要解决。芯片制造商还必须权衡各种复杂的利弊关系。&/p&&p&&br&&/p&&p&基于行业最新的数据，这里简单给出了当今 EUV 所处的状态以及其中的一些权衡：&/p&&p&&br&&/p&&ul&&li&ASML 正在装配其第一款具有生产价值的 EUV 扫描仪，其中使用了人们等待已久的250W 光源，计划将在今年年底前完成。但是，EUV 真正投入大规模应用的时间还不能确定。&/li&&/ul&&p&&br&&/p&&ul&&li&抗蚀剂是指暴露在光中时可在表面形成图案的材料。目前抗蚀剂还不能达到 EUV 的目标规格。虽然这个规格可以降低，但吞吐量会受到打击。而且有时候与抗蚀剂的相互作用会导致工艺发生变化甚至图案化失败。&/li&&/ul&&p&&br&&/p&&ul&&li&EUV 防护膜（pellicle）是掩模基础设施的一个关键部分，目前还没有为大规模制造做好准备。防护膜是指防止颗粒落在掩模上的薄膜。所以芯片制造商可能要么需要等待 EUV 防护膜，要么就得不使用防护膜就投入生产——至少在初期可以这么做。&/li&&/ul&&p&&br&&/p&&p&尽管如此，即使这些问题没有解决，芯片制造商也还是可以在 7nm 节点时应用 EUV 光刻。非要使用的话，EUV 也可以用在一两层上的制造上。但在 5nm 及以后节点，EUV 还不满足这些节点的更严格的规格，也就是说半导体行业还是必须要投入更多时间和金钱来解决这些问题。&/p&&p&&br&&/p&&p&“我们离在大规模制造中实现 EUV 的目标越来越近，”Stifel Nicolaus 的分析师Patrick Ho 说，“还有一些事情需要解决，而且客户使用 EUV 处理的层的数量也各不相同。英特尔更保守。三星则更大胆，因为他们也想将其用于 DRAM 和代工/逻辑业务。我相信台积电的 5nm 节点将实现完全的大规模制造，时间上可能是在
年。”&/p&&p&&br&&/p&&p&很显然，代工客户需要在 EUV 发展曲线上保持领先。为了帮助半导体行业了解情况，Semiconductor Engineering 在本文中对这项技术进行了解读，并分析了EUV 的三大主要部件上的利弊权衡——扫描仪/源、抗蚀剂和掩模基础设施。&/p&&p&&br&&/p&&p&&b&为什么要用 EUV？&/b& 目前，芯片制造商使用 193nm 波长的光刻技术在晶圆上描绘精细的图案。但实际上，193nm 浸没式光刻在 80nm 间距（40nm 半间距）达到了极限。&/p&&p&&br&&/p&&p&因此，从 22nm/20nm 开始，芯片制造商开始在使用 193nm 浸没式光刻的同时配合使用各种多重图案化（multiple patterning）技术。多重图案化是一种在晶圆厂中使用多个光刻、蚀刻和沉积步骤的工艺，其目标是为了将间距减小到 40nm 以下。&/p&&figure&&img src=&https://pic4.zhimg.com/v2-e01ff36d67ec4d41dbff21_b.jpg& data-caption=&& data-rawwidth=&570& data-rawheight=&167& class=&origin_image zh-lightbox-thumb& width=&570& data-original=&https://pic4.zhimg.com/v2-e01ff36d67ec4d41dbff21_r.jpg&&&/figure&&p&&i&图&/i& &i&1：自对准衬垫料可以避免掩模不对准的问题，来自&/i& &i&Lam Research&/i&&/p&&p&&br&&/p&&figure&&img src=&https://pic4.zhimg.com/v2-1ecd8e1cd8eb81d93e8b57_b.jpg& data-caption=&& data-rawwidth=&606& data-rawheight=&159& class=&origin_image zh-lightbox-thumb& width=&606& data-original=&https://pic4.zhimg.com/v2-1ecd8e1cd8eb81d93e8b57_r.jpg&&&/figure&&p&&i&图 2：双重图案化可以增加密度，来自Lam Research&/i&&/p&&p&&br&&/p&&p&多重图案化是有效的，但步骤更多，因此会增加流程的成本和周期时间（cycle time）。周期时间是指晶圆厂加工一块晶圆从开始到结束的总时间。&/p&&p&&br&&/p&&p&为了解决这些问题，芯片制造商需要 EUV。但因为 EUV 在 7nm 节点时还无法进入初始应用阶段，所以芯片制造商首先将使用浸没式/多重图案化。人们希望在 7nm 后期能够用上 EUV。而 5nm 节点就必须使用 EUV 了。&/p&&p&&br&&/p&&p&“从光学上看 7nm 节点就可以实用了，但可能在成本方面并不理想。”D2S 首席执行官Aki Fujimura 说，“行业希望随着 7nm 产量的攀升，能够在同样的设计规则上使用EUV。而从实际的角度来看，如果没有 EUV，5nm 将无法实现。”&/p&&p&&br&&/p&&p&EUV 最初是针对 7nm 节点的触点和通孔设计的。据GlobalFoundries 称，为了加工触点/通孔，7nm 节点的每个光刻层都需要 2 到 4 个掩模。&/p&&p&&br&&/p&&p&而如果使用 EUV，那么每层就只需要 1 个掩模来加工触点/通孔即可，而且 7nm 和 5nm 节点都是这样。据 ASML 称，理论上 EUV 能简化流程，并且可将晶圆上的周期时间减少大约 30 天。&/p&&p&&br&&/p&&p&GlobalFoundries 首席技术官 GaryPatton 说：“这是一个非常好的权衡，因为你把触点的四重图案化或三重图案化换成了一个掩模。这也不会影响到任何设计规则，所以客户能够在周期时间上取得优势，从而得到更好的产量。当 EUV 技术成型之后，我们将会将其过渡到我们做 metal level 和 shrink 的地方。”&/p&&p&&br&&/p&&p&所以 EUV 在 7nm 节点是可行的，有人甚至认为使用单重图案化就可以。但在 5nm 节点，规格要求更严格，特征尺寸变得更小。为此芯片制造商需要使用多重图案化的 EUV，这将是最复杂最昂贵的工艺。&/p&&p&&br&&/p&&p&早期采用 EUV 的公司希望在 2019 年到 2020 年左右将 EUV 用于 7nm 节点。“这差不多就是工作的中心。我们正努力更加进取。”GlobalFoundries 高级研究员和高级技术研究总监 Harry Levinson 表示，“四大主要芯片公司的 HVM 都规划在未来一两年。现在真正的问题是谁会成为第一，谁又将是第二。”&/p&&p&&br&&/p&&p&&b&光源问题&/b& 但在此之前，芯片制造商必须首先将 EUV 投入大规模制造（HVM）。事实已经证明，这比之前预想的还更加困难，因为 EUV 光刻复杂得让人难以置信。&/p&&p&&br&&/p&&figure&&img src=&https://pic2.zhimg.com/v2-4dd0b9cf5ebf_b.jpg& data-caption=&& data-rawwidth=&502& data-rawheight=&363& class=&origin_image zh-lightbox-thumb& width=&502& data-original=&https://pic2.zhimg.com/v2-4dd0b9cf5ebf_r.jpg&&&/figure&&p&&i&图&/i& &i&3：EUV&/i& &i&的复杂性，来自ASML&/i&&/p&&p&&br&&/p&&p&在 EUV 中，光源会将等离子体转换成波长 13.5nm 的光。然后，这些光会在一种包含 10 个多层镜面的复杂配置方案中反射。&/p&&p&&br&&/p&&p&然后这些光会经过一个可编程的illuminator 并抵达掩模。在这里，光还会在另外 6 个多层镜面上反射并以 6% 的角度抵达晶圆。&/p&&p&&br&&/p&&p&&br&&/p&&figure&&img src=&https://pic1.zhimg.com/v2-db802c4f4c83cdd2a61e7e_b.jpg& data-caption=&& data-rawwidth=&537& data-rawheight=&267& class=&origin_image zh-lightbox-thumb& width=&537& data-original=&https://pic1.zhimg.com/v2-db802c4f4c83cdd2a61e7e_r.jpg&&&/figure&&p&&br&&/p&&p&&i&图&/i& &i&4：准确反射的光，来自ASML/Carl Zeiss SMT Gmbh&/i&&/p&&p&&br&&/p&&p&光源是个大难题。它需要足够大的功率来生成 EUV 光，从而让 EUV 扫描仪足够快地运行并在经济上可行。&/p&&p&&br&&/p&&p&要将 EUV 投入大规模制造，芯片制造商需要能产生 250W 光源功率的 EUV 扫描仪。这能带来 125 wph（每小时晶圆数量）的吞吐量。&/p&&p&&br&&/p&&p&实现这些目标所需的时间超过预想。不久之前，光源还只有 10W 功率。现在，ASML 的光源功率已经从 80W 提升到了 125 W，让 EUV 的吞吐量从 60 wph 提升到了 85 wph。&/p&&p&&br&&/p&&p&现在 ASML 已经准备开始生产自己的第一款 EUV 扫描仪了，即NXE:3400B。该工具的数值孔径为 0.33，分辨率为 13nm。 ASML 高级产品经理 Roderik van Es 说：“看看这个系统的成像性能，我们已经实现了 13nm LS 和 16nm IS。”（LS 表示线和空间，IS 表示隔离线。）&/p&&p&&br&&/p&&p&该工具一开始时将装载一个 140W 的光源，可实现 100 wph 的吞吐量。ASML 最近已经演示了一款 250W 光源。据 Es 说，这个 250W 光源的工业版本将在年底前发布。&/p&&p&&br&&/p&&p&但就算有了 250W 光源，光刻师还是会担忧这个系统能持续工作多长时间。今天的193nm 扫描仪可以以 250 wph 或更快的速度不停止地运行。相比而言，目前预生产的EUV 机器的上线工作时间只能占到 70% 到 80%。&/p&&p&&br&&/p&&p&“可用性，即工具下线维护前的时间长度，仍然让人有些担忧，尤其是对英特尔而言。”Stifel Nicolaus 的Ho 说，“像英特尔这样的公司无法接受 70% 甚至 80% 的可用性，它们需要百分之九十几的可用性指标。”&/p&&p&&br&&/p&&p&但是，NXE:3400B 在这一领域的表现如何还有待观察。如果上线运转的时间仍然还有问题，光刻师可能会因为冗余的时间而考虑购买其它工具。&/p&&p&&br&&/p&&p&当然，这是芯片制造商希望避免的昂贵选择。分析师表示，每台 EUV 扫描仪的售价大约为 1.25 亿美元，相比而言，现在的 193nm 浸没式扫描仪的售价为每台 7000 万美元。&/p&&p&&br&&/p&&p&&b&抗蚀剂问题&/b& 多年以来，EUV 的头号难题都是光源问题。但现在，头号难题的位置正从光源转向涉及抗蚀剂的工艺。&/p&&p&&br&&/p&&p&EUV 抗蚀剂分为两大类：化学增强型抗蚀剂（CAR）和金属氧化物抗蚀剂。CAR已经在行业内应用了很多年，是一种基于扩散的工艺。较新的金属氧化物抗蚀剂则基于氧化锡化合物。&/p&&p&&br&&/p&&p&抗蚀剂的选择涉及到三个指标的权衡，这被称为 RLS 三角——分辨率（R）、线边缘粗糙度（LER）和灵敏度（S）。&/p&&p&&br&&/p&&p&为了达到所需的分辨率，芯片制造商需要灵敏度或剂量为20mJ/cm?的 EUV 抗蚀剂。这些抗蚀剂已经有了，但是要将其投入大规模制造，难度却比之前预想的更大。&/p&&p&&br&&/p&&p&GlobalFoundries 的 Levinson 说：“在 32nm 及以下节点，什么都没用——不管是 CAR 还是金属氧化物，不管剂量如何，至少在合理范围（&100mJ/cm?）内是这样。”&/p&&p&&br&&/p&&p&但业界已经开发出了30mJ/cm?和 40mJ/cm?的 EUV 抗蚀剂。基于 RLS 三角原则，抗蚀剂剂量越高，分辨率就越高。但它们的速度更慢，会影响 EUV 的吞吐量。&/p&&p&&br&&/p&&p&据 ASML 的数据，在不使用防护膜，使用30mJ/cm?剂量时，带有 250W 光源的 EUV 扫描仪的吞吐量大约为104-105 wph，低于 125 wph 的目标。&/p&&p&&br&&/p&&p&“已有的 EUV 抗蚀剂可以支持 7nm HVM，但特征尺寸更小时就难以为继了。”Levinson 说，“因为在研发低剂量抗蚀剂上耗费了太多时间，下一个节点可能存在风险。”&/p&&p&&br&&/p&&p&这是根据花在开发20mJ/cm?抗蚀剂上的时间和资本而得到的结论。半导体行业正在开发这种抗蚀剂，目标是用于 5nm 节点。&/p&&p&&br&&/p&&p&抗蚀剂难题道阻且长。Lam Research 技术总监 Richard Wise 在最近一场活动中说：“剂量不一定需要达到我们想要的目标。由于 EUV 的随机性效应，在降低剂量上还面临着很多基础的物理难题。”&/p&&p&&br&&/p&&p&随机性就是指随机的变化。“光是由光子构成的。曝光少量抗蚀剂的光子的数量的平均值对应于所需的曝光剂量。”Fractilia 首席技术官 Chris Mack 解释说，“但这个平均值会随机改变。如果曝光一定量抗蚀剂的光子数量过高，那么相对的随机变化就会很小。但当曝光少量抗蚀剂的光子数量变小时，相对的随机变化就会变大。”&/p&&p&&br&&/p&&p&这个效应被称为光子散粒噪声。散粒噪声是指在光刻工艺中光子数量的变化。&/p&&p&&br&&/p&&p&所有类型的光刻技术都有随机性之苦，EUV 尤甚。Mack 说：“首先，EUV 光子携带的能量比 193nm 光子多 14 倍。所以对于同样的曝光剂量，光子数少 14 倍。其次，我们正在努力通过使用低曝光剂量让我们的 EUV 扫描仪的吞吐量更高。这也意味着光子更少。光子越少，光子的随机不确定性即散粒噪声就越大。”&/p&&p&&br&&/p&&p&光子数量的变化会带来问题。TEL 资深技术员Ben Rathsack 说：“我们有更高能量的光子，但数量不够。所以我们在图案中有线宽粗糙度和线边缘粗糙度。”（LER 的定义是特征边缘与理想形状的偏差。）&/p&&p&&br&&/p&&p&如果光子数量不够，变化还可能导致其它问题。Imec 先进图案化部门主管Gregory McIntyre 说：“在成像方面，我们所说的第一难题是纳米桥接、线断开和融合或缺失孔等地方的极端粗糙度事件或随机故障。”&/p&&p&&br&&/p&&p&所以在 EUV 曝光工艺中，扫描仪可能有时候无法处理某个线、空或触点。或者该过程可能会导致线断开或触点融合。&/p&&p&&br&&/p&&p&&b&防护膜问题&/b& 除了抗蚀剂之外还有其它问题，即所谓的 EUV 光掩模基础设施。光掩模是给定 IC 设计的主模板。在开发出一个掩模之后，就要将其送到晶圆厂。该掩模会被放置在光刻工具中。这个工具让光穿过这个掩模，从而在晶圆上投射出图案。&/p&&p&&br&&/p&&p&半导体行业多年来一直都在制造 EUV 掩模，但这项工艺仍然很有难度。KLA-Tencor 标线板产品部总经理 Weston Sousa 说：“掩模行业正在加大力度开发 EUV 标线板。在图案缺陷和修复上难题还有很多，从坯料质量到特征尺寸均匀性。”&/p&&p&&br&&/p&&p&成本和产量也存在问题。GlobalFoundries 的 Patton 说：“我担心的是掩模。掩模本身有缺陷，在生产制造时也会给掩模带来缺陷。”&/p&&p&&br&&/p&&p&eBeam Initiative 最近一项调查的数据表明掩模的整体产率处在健康的 94.8%，但 EUV 掩模产率仅有 64.3% 左右。&/p&&p&&br&&/p&&p&随着节点的演进，掩模缺陷也越来越小，更难以找到。英特尔的专供光掩模部门Intel Mask Operation 的掩模技术总监 JeffFarnsworth 说：“在周期早期，缺陷标准更加宽松。随着向 HVM 层面推进，标准会越来越严格。HVM 层面的标准肯定不宽松。”&/p&&p&&br&&/p&&p&此外，据三星一位研究者 Heebom Kim 称，EUV 掩模比复杂光学掩模还贵八倍之多。但据ASML 称，随着 EUV 投入大规模制造，EUV 掩模的成本可能会下降至比光学掩模贵不足三倍的水平。&/p&&p&&br&&/p&&p&光学掩模和 EUV 掩模是不同的。在光学掩模中，掩模坯料由玻璃基板上的不透明铬层组成。&/p&&p&&br&&/p&&p&相比而言，EUV 掩模坯料则由基板上 40 到 50 层交替的硅和钼层组成。在光学掩模和EUV 掩模中，掩模坯料都会进行图案化，从而形成光掩模。”&/p&&p&&br&&/p&&p&掩模生产商希望实现两个目标。一是生产无缺陷的 EUV 掩模，二是防止缺陷出现在掩模上。因为来自扫描仪或其它工艺的颗粒物可能会无意中落在掩模上。&/p&&p&&br&&/p&&p&如果 EUV 扫描仪在曝光阶段给掩模引入了缺陷，那么它们可能就会出现在晶圆上，进而影响芯片产量。&/p&&p&&br&&/p&&p&总体而言，掩模生产商正在生产无缺陷掩模上大步迈进。而防止颗粒物落在掩模上是一个不同的问题，这涉及到掩模基础设施中的一个关键部件：防护膜（pellicle）。防护膜可用作掩模的防尘罩。&/p&&p&&br&&/p&&figure&&img src=&https://pic1.zhimg.com/v2-bafac511a763e7f47ff3c_b.jpg& data-caption=&& data-rawwidth=&525& data-rawheight=&379& class=&origin_image zh-lightbox-thumb& width=&525& data-original=&https://pic1.zhimg.com/v2-bafac511a763e7f47ff3c_r.jpg&&&/figure&&p&&i&图&/i& &i&5：开发出的原型防护膜，来自ASML&/i&&/p&&p&&br&&/p&&p&不久之前，半导体行业还坚持认为 EUV 扫描仪可以不使用防护膜，只需要在洁净的环境中就可以加工晶圆。之后芯片制造商改变了自己的看法，表示无法保证 EUV 扫描仪或其它工具能在流程中保持百分之分的洁净。芯片制造商说如果没有防护膜，EUV 就很容易受到颗粒物污染，进而产生缺陷。&/p&&p&&br&&/p&&p&所以业界开始开发 EUV 防护膜。光学掩模的防护膜基于薄聚合物材料。而 EUV 防护膜的唯一供应商 ASML 则开发了一种基于多晶硅的 EUV 防护膜，其厚度仅有 50nm。&/p&&p&&br&&/p&&p&在实际工作过程中，当 EUV 光击中防护膜时，膜的温度会上升到 600 到 1000 摄氏度之间。&/p&&p&&br&&/p&&p&问题是这种防护膜很脆。在这样的温度下，有人担心这种 EUV 防护膜会在加工过程中退化，导致 EUV 掩模和扫描仪损坏。&/p&&p&&br&&/p&&p&到目前为止，ASML 的 EUV 防护膜已经过了 140W EUV 光源测试。但这种防护膜在250W 功率下的反应还未可知。&/p&&p&&br&&/p&&p&“从机械强度和应用性上看，EUV 防护膜还面临着一些挑战。”Applied Materials 掩模和 TSV 蚀刻部门首席技术员兼 CTO Banqiu Wu 说，“防护膜会吸收一些 EUV 能量。这些能量将会导致防护膜温度升高。防护膜也处在真空环境中，这意味着自然对流冷却速度非常低。又因为防护膜很薄，天然的热转移也非常困难。”&/p&&p&&br&&/p&&p&总而言之，在 HVM 中使用基于多晶硅的防护膜还存在一些不确定性，甚至有人对此仍有怀疑。所以目前半导体行业正在进行调整并在考虑两个选择：等待一种支持 HVM 的防护膜或不使用防护膜就开始生产。&/p&&p&&br&&/p&&p&比如英特尔就已经声明不会在没有防护膜时投入 EUV 生产。英特尔的 Farnsworth 说：“我们正在积极进取。”&/p&&p&&br&&/p&&p&但是也有公司押注其它选择。很多公司正在考虑在没有防护膜时就开始 EUV 生产，至少可以在初期这么做。&/p&&p&&br&&/p&&p&理论上，使用 EUV 的芯片制造商可以在没有防护膜时加工触点和通孔。GlobalFoundries 的 Patton 说：“这些事情不需要防护膜，因为关键区域更小了，所以颗粒物带来问题的风险也更少了。”&/p&&p&&br&&/p&&p&但是，这也可能会产生一些不好的后果。即使 EUV 扫描仪是洁净的，我们不想要的颗粒物也会落在掩模上。&/p&&p&&br&&/p&&p&所以如果芯片制造商在没有防护膜时就投入生产，它们就必须在流程中实施更多掩模检查和清洁步骤。GlobalFoundries 的Levinson 说：“我们将不得不做一些关于晶圆印制和晶圆检查的事。但这些事很让人痛苦，所以我们需要一种优良的防护膜方案。”&/p&&p&&br&&/p&&p&在研发方面，半导体行业正在研发下一代防护膜和掩模基础设施的其它部分。可以肯定的是，EUV 抗蚀剂的开发方面也有紧迫感。当然，光源方面也是如此。&/p&&p&&br&&/p&&p&这些问题会一同得到解决吗？在 EUV 光刻正在进行的这个传奇故事里，时间会告诉我们答案。&/p&&p&&br&&/p&&p&原文链接：&a href=&https://link.zhihu.com/?target=https%3A//semiengineering.com/issues-and-tradeoffs-for-euv/& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&https://&/span&&span class=&visible&&semiengineering.com/iss&/span&&span class=&invisible&&ues-and-tradeoffs-for-euv/&/span&&span class=&ellipsis&&&/span&&/a&&/p&&p&&br&&/p&&p&&b&今天是《半导体行业观察》为您分享的第1410期内容，欢迎关注。&/b&&/p&&p&&i&R&/i&eading&/p&&p&推荐阅读（点击文章标题，直接阅读）&/p&&p&★&u&&a href=&https://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3D5b2be650cfbeb21acf6cb9d5c032beab%26chksm%3Dfd6e946eca191d788d6dfa4a521a7a1a70edd7b6ee25fdaecaef6e90%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Intel提出AI芯片新设计，能自主学习&/a&&/u&&/p&&p&★&u&&a href=&https://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3D58eef8e7d72dfa3af4b0c%26chksm%3Dfd6e94ecca191dfac7c9d819b258cb373f906a8dab6fdccfdscene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&亟待崛起的中国集成电路测试设备&/a&&/u&&/p&&p&★&u&&a href=&https://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3D65ae50efec8d0280ec0fe%26chksm%3Dfd6e94b7ca191daacb39118c10edf3d3254bdceafcc%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&特斯拉真的抛弃了英伟达，转向AMD？&/a&&/u&&/p&&p&&br&&/p&&p&关注微信公众号 &b&半导体行业观察&/b&，后台回复关键词获取更多内容&/p&&p&回复 &b&科普&/b&，看更多半导体行业科普类的文章&/p&&p&回复 &b&DRAM&/b&，看更多DRAM的文章&/p&&p&回复 &b&光刻&/b&，看更多光刻技术相关文章&/p&&p&回复 &b&滤波器&/b&，看更多滤波器相关文章&/p&&p&回复&b& 全面屏&/b&，看更多全面屏相关文章&/p&&p&回复&b& 双摄&/b&，看更多关于手机双摄像头的文章&/p&&p&回复&b& 制造&/b&，看更多关于芯片制造的文章&/p&&p&回复 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来源：本文半导体行业观察翻译自semiengineering，作者Mark Lapedus，谢谢。 半导体行业观察：极紫外（EUV）光刻技术正蓄势待发，但为了将这项人们期待已久的技术用于大规模生产，还仍然有一些难题有待解决。 EUV 光刻是在芯片上图案化微小特征的下一代技术…
&figure&&img src=&https://pic3.zhimg.com/v2-0126afc99db5de2af6fa0356_b.jpg& data-rawwidth=&538& data-rawheight=&298& class=&origin_image zh-lightbox-thumb& width=&538& data-original=&https://pic3.zhimg.com/v2-0126afc99db5de2af6fa0356_r.jpg&&&/figure&&p&来源：内容整理自互联网
&/p&&p&半导体从业者对芯片都有一定程度的了解，但我相信除了在晶圆厂的人外，很少有人对工艺流程有深入的了解。在这里我来给大家做一个科普。首先要做一些基本常识科普：半导体元件&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/209/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&制造&/a&过程可分为前段&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/303/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&制程&/a&（包括晶圆处理&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/303/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&制程&/a&、晶圆针测制程）；还有后段（包括&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/78/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&封装&/a&、&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/78/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&测试&/a&制程）。 &/p&&h2&零、概念理解
&/h2&&p&所谓晶圆处理制程，主要工作为在硅晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程 ，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/209/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&制造&/a&环境为为一温度、湿度与 含尘（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随著&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/361/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&产品&/a&种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适 当的清洗（Cleaning）之後，接著进行氧化（Oxidation）及沈积，最後进行微影、&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&蚀刻&/a&及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。 &/p&&p&晶圆针测制程则是在制造好晶圆之后，晶圆上即形成一格格的小格 ，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆 上制作不同规格的&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/361/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&产品&/a&；这些晶圆必须通过晶片允收&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/78/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&测试&/a&，晶粒将会一一经过针测（Probe）仪器以测试其电气特性， 而不合格的的晶粒将会被标上记号（Ink Dot），此程序即 称之为晶圆针测制程（Wafer Probe）。然後晶圆将依晶粒 为单位分割成一粒粒独立的晶粒。 &/p&&p&IC&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/78/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&封装&/a&制程（Packaging）：利用塑膠或陶瓷包裝晶粒与配线以成集成电路；目的是为了制造出所&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/209/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&生产&/a&的电路的保护层，避免电路受到&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/327/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&机械&/a&性刮伤或是高温破坏。而后段的测试则是对封装好的芯片进行测试，以保证其&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/83/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&良率&/a&。 &/p&&p&因为芯片是高精度的产品，因此对制造环境有很高的要求。 &/p&&figure&&img src=&https://pic2.zhimg.com/v2-afda7d88b6e20e60a7494a1_b.jpg& class=&content_image&&&/figure&&p&&br&&/p&&p&下面对主要的制程进逐一讲解： &/p&&h2& 一、硅晶圆材料
&/h2&&p&晶圆是制作硅半导体IC所用之硅晶片，状似圆形，故称晶圆。材料是「硅」， IC（Integrated Circuit）厂用的硅晶片即为硅晶体，因为整片的硅晶片是单一完整的晶体，故又称为单晶体。但在整体固态晶体内，众多小晶体的方向不相，则为复晶体（或多晶体）。生成单晶体或多晶体与晶体生长时的温度，速率与杂质都有关系。 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-adcea6ec5f186d49fd72_b.jpg& class=&content_image&&&/figure&&h2&二、光学显影
&/h2&&p&光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&薄膜&/a&层或硅晶上。光学显影主要包含了感光胶涂布、烘烤、光罩对准、 曝光和显影等程序。 &/p&&p&关键技术参数:最小可分辨图形尺寸Lmin(nm) 、聚焦深度DOF &/p&&p&曝光方式:紫外线、X射线、电子束、极紫外光 &/p&&figure&&img src=&https://pic3.zhimg.com/v2-10efb9e27beec_b.jpg& class=&content_image&&&/figure&&h2&三、&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&蚀刻&/a&技术
&/h2&&p&蚀刻技术（Etching Technology）是将材料使用化学反应物理撞击作用而移除的技术。可以分为: &/p&&p&湿蚀刻（&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&wet&/a& etching）:湿蚀刻所使用的是化学溶液，在经过化学反应之后达到蚀刻的目的. &/p&&p&干蚀刻（dry etching）:干蚀刻则是利用一种电浆蚀刻（plasma etching）。电浆蚀刻中蚀刻的作用，可能是电浆中离子撞击晶片表面所产生的物理作用，或者是电浆中活性自由基（Radical）与晶片表面原子间的化学反应，甚至也可能是以上两者的复合作用。 &/p&&p&现在主要&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/104/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&应用技术&/a&:等离子体刻蚀 &/p&&figure&&img src=&https://pic2.zhimg.com/v2-3b90c13f58eedf99fb9b3_b.jpg& class=&content_image&&&/figure&&h2&四、CVD化学气相沉积
&/h2&&p&这是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&薄膜&/a&（film）的一种沉积技术。CVD技术是半导体IC制程中运用极为广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。 &/p&&p&常用的CVD技术有： &/p&&p&(1)「常压化学气相沉积（APCVD）」； &/p&&p&(2)「低压化学气相沉积（LPCVD）」； &/p&&p&(3)「电浆辅助化学气相沉积（PECVD）」 &/p&&p&较为常见的CVD薄膜包括有： &/p&&p&■ 二气化硅（通常直接称为氧化层） &/p&&p&■ 氮化硅 &/p&&p&■ 多晶硅 &/p&&p&■ 耐火金属与这类金属之其硅化物 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-e8392cabdb2_b.jpg& class=&content_image&&&/figure&&p&CVD的反应机制主要可分为五个步骤： &/p&&p&(1)在沉积室中导入气体，并混以稀释用的惰性气体构成「主气流（mainstream）」； &/p&&p&(2)主气流中反应气体原子或分子通过边界层到达基板表面； &/p&&p&(3)反应气体原子被「吸附（adsorbed）」在基板上； &/p&&p&(4)吸附原子（adatoms）在基板表面移动，并且产生化学反应； &/p&&p&(5)气态生成物被「吸解（desorbed）」，往外扩散通过边界层进入主气流中，并由沉积室中被去除。 &/p&&h2&五、物理气相沉积（PVD）
&/h2&&p&这主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。 &/p&&p&PVD以真空、测射、离子化或离子束等方法使纯金属挥发，与碳化氢、氮气等气体作用，加热至400～600℃（约1～3小时）后，蒸镀碳化物、氮化物、氧化物及硼化物等1～10μm厚之微细粒状薄膜， &/p&&p&PVD可分为三种技术：(1)蒸镀（Evaporation）；(2)分子束磊晶成长（Molecular Beam Epitaxy；MBE）；(3)溅镀（Sputter） &/p&&p&解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/327/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&结构&/a&进行沟填，以形成极均匀的表层，尤其是在最底层的部份。 &/p&&figure&&img src=&https://pic4.zhimg.com/v2-37a86a021c5bae82_b.jpg& class=&content_image&&&/figure&&h2&六、离子植入（Ion Implant）
&/h2&&p&离子植入技术可将掺质以离子型态植入半导体组件的特定&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/332/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&区域&/a&上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子植入之深度则由离子束能量之大小来决定。 &/p&&figure&&img src=&https://pic3.zhimg.com/v2-4a0b8c3dbabd50b5d4ca9_b.jpg& class=&content_image&&&/figure&&h2&七、化 学 机 械 研 磨 技 术
&/h2&&p&化学&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/327/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&机械&/a&&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&研磨&/a&技术（化学机器磨光， CMP）兼具有&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/305/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&研磨&/a&性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。 &/p&&p&在CMP制程的硬&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/211/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&设备&/a&中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-c5d6cb53e99a4b1e63769_b.jpg& class=&content_image&&&/figure&&h2&八、光罩检测（Retical检查）
&/h2&&p&光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。 &/p&&p&当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。 &/p&&p&一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/366/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&软件&/a&进行底层图案消除，以辨识并发现瑕疵。 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-e5cb42fb_b.jpg& class=&content_image&&&/figure&&h2&九、清洗技术
&/h2&&p&我们要知道，清洗技术在芯片制造中非常重要。清洗的目的是去除金属杂质、有机物污染、微尘与自然氧化物；降低表面粗糙度；因此几乎所有制程之前或后都需要清洗。份量约占所有制程步骤的 30%。 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-a98f630c710fa4b5f57ac_b.jpg& class=&content_image&&&/figure&&h2&十、晶片切割（Die Saw）
&/h2&&p&晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/209/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&生产&/a&，每片八寸晶圆上可制作近六百颗以上的64M微量。欲进行晶片切割，首先必须进行 晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/25/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&框架&/a&的支撑避免了胶带的皱摺与晶粒之相互碰撞。 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-959d927b96a84c988e356d54d2731699_b.jpg& class=&content_image&&&/figure&&h2&十一：焊线（Wire Bond）
&/h2&&p&IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了製造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会 向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 &/p&&figure&&img src=&https://pic4.zhimg.com/v2-cbf6aacfdbaa109b2f216_b.jpg& class=&content_image&&&/figure&&h2&十二、封膠（Mold）
&/h2&&p&封胶之主要目的为防止湿气由外部侵入、以机械方式支 持导线、内部产生热量之去除及提供能够手持之形体。其过程为将导线架置于&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/25/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&框架&/a&上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 &/p&&figure&&img src=&https://pic1.zhimg.com/v2-c00ef249e9_b.jpg& class=&content_image&&&/figure&&h2&十三、剪切/成形（Trim /Form）
&/h2&&p&剪切之目的为将导线架上构装完成之晶粒独立分开，并 把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的则是将外引脚压成各种预先设计好之形状 ，以便于装置于电路版上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具，加上进料及出料机构 所组成。 &/p&&figure&&img src=&https://pic3.zhimg.com/v2-a2c17847bcb82b47d48c3470fbcf02cd_b.jpg& class=&content_image&&&/figure&&h2&十四：典型的测试和&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/218/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&检验&/a&过程
&/h2&&p&这些测试和&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/218/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&检验&/a&就是保证封装好芯片的&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/190/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&质量&/a&，保证其&a href=&https://link.zhihu.com/?target=http%3A//www.moore.ren/job/list-new/83/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&良率&/a&的。其检测项目包括但不限于以下几项: &/p&&figure&&img src=&https://pic1.zhimg.com/v2-0a36f7fc620035acbf4f_b.jpg& class=&content_image&&&/figure&&h2&总结
&/h2&&p&以上的整理并不保证完全正确或者完整，笔者整理这些是为了方便大家对半导体芯片的制程有一些简要的了解，如果有错误，希望大家斧正。当然，也希望这些内容对大家有所帮助。 &/p&&p&&b&今天是《半导体行业观察》为您分享的第1377期内容，欢迎关注。 &/b& &/p&&p&&i&R&/i&eading &/p&&p&推荐阅读（点击文章标题，直接阅读） &/p&&p&★ &a href=&https://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3D9adcd25a1c2d6d6bc745d5fd220a6827%26chksm%3Dfd6e18b0bbaf0eb33b2d28af5e3890faea3636b0fcfc781a38be7a%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&
日本显示将凭这个技术重新崛起，中韩美准备应战吧！ &/a& &/p&&p&★ &a href=&https://link.zhihu.com/?target=http%3A//mp.weixin.qq.com/s%3F__biz%3DMzU3OTA0MjQ3Mg%3D%3D%26mid%3D%26idx%3D1%26sn%3Daca977bc2d86ed9d4d4da%26chksm%3Dfd6e99decaaed63dd6af934bcc365aa1db4%26scene%3D21%23wechat_redirect& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&
从4G向5G过渡，这四大技术不容忽视 &/a& &/p&&p&★
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来源：内容整理自互联网 ， 谢谢。 半导体从业者对芯片都有一定程度的了解，但我相信除了在晶圆厂的人外，很少有人对工艺流程有深入的了解。在这里我来给大家做一个科普。首先要做一些基本常识科普：半导体元件过程可分为前段（包括晶圆处理、…
&figure&&img src=&https://pic1.zhimg.com/v2-b193fc3a048da93ffc1cdeb_b.jpg& data-rawwidth=&700& data-rawheight=&277& class=&origin_image zh-lightbox-thumb& width=&700& data-original=&https://pic1.zhimg.com/v2-b193fc3a048da93ffc1cdeb_r.jpg&&&/figure&本期拿本科母校 &b&电子科技大学&/b& 清水河校区 的 品学楼 来镇楼。求真求实，大气大为的牌匾貌似是用郭沫若的字拼出来的。类似于《参考消息》的四个字是用毛主席的字拼出来的一样。如果说错了，纠正我。（update：好吧，有童鞋说《参考消息》是鲁迅的 ）&p&另外昨天（4/29/17）是Rutgers Day，就是全校的开放日，有很多活动。Rutgers有5个校区，下面是在College Ave和Cook两个校区拍的。这里不好意思，感谢同行的&b&上海大学&/b&三位学弟学妹的拍摄，我就无耻的盗图了。再次感谢！&br&&/p&&figure&&img src=&https://pic3.zhimg.com/v2-f843a8e118b14a207a4fbb_b.jpg& data-rawwidth=&461& data-rawheight=&640& class=&origin_image zh-lightbox-thumb& width=&461& data-original=&https://pic3.zhimg.com/v2-f843a8e118b14a207a4fbb_r.jpg&&&/figure&&figure&&img src=&https://pic4.zhimg.com/v2-a7ab9d38bd601c4c0bdc5d5_b.jpg& data-rawwidth=&461& data-rawheight=&640& class=&origin_image zh-lightbox-thumb& width=&461& data-original=&https://pic4.zhimg.com/v2-a7ab9d38bd601c4c0bdc5d5_r.jpg&&&/figure&&figure&&img src=&https://pic4.zhimg.com/v2-5b190f0a6cce251d83624f_b.jpg& data-rawwidth=&461& data-rawheight=&640& class=&origin_image zh-lightbox-thumb& width=&461& data-original=&https://pic4.zhimg.com/v2-5b190f0a6cce251d83624f_r.jpg&&&/figure&&figure&&img src=&https://pic2.zhimg.com/v2-161cf47cbd20a3804346_b.jpg& data-rawwidth=&461& data-rawheight=&640& class=&origin_image zh-lightbox-thumb& width=&461& data-original=&https://pic2.zhimg.com/v2-161cf47cbd20a3804346_r.jpg&&&/figure&&p&#上面的 &a href=&https://link.zhihu.com/?target=http%3A//Dr.Li& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://&/span&&span class=&visible&&Dr.Li&/span&&span class=&invisible&&&/span&&/a&二狗 说的不是说我 :) 是他是他&a href=&https://www.zhihu.com/people/621a8638b3dae74d39c4a& data-hash=&621a8638b3dae74d39c4a& class=&member_mention& data-title=&@李熔远& data-editable=&true& data-hovercard=&p$b$621a8638b3dae74d39c4a&&@李熔远&/a&，我帮你导流，大家快关注他 # 这几张离题万里的图就不编号了 &/p&&p&跑题到此为止，下面进入正题。（这期技术上的东西有点多，貌似尺度有点难把握...）&br&---------------------------------------------------------------------------------------------------&br&&/p&&p&书接前文，上文说到介电层沉积。介电层沉积有两种实现方法：热学氧化（Thermal Oxidation）和等离子体增强型化学气相沉积（PECVD）。各有各的优缺点，使用哪种工艺取决于设计者对器件性能、生产成本的考量。&/p&&p&这一期讲 &b&沟道沉积&/b&（Channel Deposition）。再次请出工艺流程图，上一期已经讲完了从（0）到（2）的过程。&br&&figure&&img src=&https://pic1.zhimg.com/v2-b2edcb337_b.jpg& data-rawwidth=&600& data-rawheight=&247& class=&origin_image zh-lightbox-thumb& width=&600& data-original=&https://pic1.zhimg.com/v2-b2edcb337_r.jpg&&&/figure&&i&Fig. 10 TFT制造工艺流程简图 （0）完整Si晶圆，晶圆太大了，画不下！（1）切好的Si衬底， （2）镀上SiO2介电层，（3）镀上ZnO沟道层，（4）Channel define（这个中文该怎么翻译，教教我），（5）源极漏极，（6）把栅极，也就是Si，开出来&/i&&br&&/p&&p&沟道沉积指的是从（2）到（3）的过程。别看~50nm薄薄的一层ZnO，它可在薄膜晶体管中扮演着举足轻重的角色。因为这个器件电学性能行不行，就指望着它呢。为什么这么说？我们顺道回忆一下沟道层在晶体管中的作用。沟道是整个器件中唯一的半导体，电子或者空穴在沟道中流动，产生电流。而这个电流的有无受到栅极（也就是图中Si）的控制。以上图（6）为例，ZnO是n型半导体，电子导电，在源极接地的情况下，给栅极正电压，电子从源极（地）流向沟道，源极漏极间产生开电流；给栅极负电压，电子从沟道流回源极（地），理想情况下，源极漏极间的电流为零。更多详情请参见本系列第一篇文章 &a href=&https://zhuanlan.zhihu.com/p/?group_id=342528& class=&internal&&微电子制造工艺科普（1）o 晶体管 - 知乎专栏&/a&，谢谢~&/p&&h2&&b&五、沟道沉积 Channel Deposition&/b&&/h2&&p&可以做ZnO沟道沉积的设备有很多，大体可以分为三类：&b&物理气相沉积&/b&（PVD）、&b&化学气相沉积&/b&（CVD）、和&b&湿法&/b&。每类中又有多种方法：&/p&&p&PVD：溅射（Sputtering），等&br&CVD：金属有机物化学气相沉积（MOCVD），原子层沉积（ALD），等&br&湿法：溶胶凝胶（Sol-Gel），等&/p&&br&&p&笔者主业是做MOCVD的，可为了文章更加丰满，这里同时介绍ALD，以做对比。&/p&&p&&b&5.1 金属有机物化学气相沉积 （MOCVD）&/b&&/p&&p&MOCVD的原理其实很简单，就是带有金属基团的化学有机物（习惯性叫&b&前驱体，&/b&Precursor），与氧化剂，或者其他什么乱七八糟的氮化剂砷化剂等等，在高温或者等离子体的帮助下反应，生成半导体，沉积在衬底表面。我们这里做ZnO，所以以ZnO举例。&/p&&p&常用Zn的金属有机物是&b&DeZn&/b&，化学简式(C2H5)2Zn，熔点-28C，所以常温下呈液态。重点是，这玩意与空气中的氧气一经接触，立即发生剧烈的氧化反应，所以&b&易燃易爆炸！&/b&不仅DeZn，所有前驱体都是这个特点，&b&易燃易爆炸&/b&！笔者的学长5年前，给MOCVD换前驱体的时候，不慎被喷了一身，还好穿了防护服。重要的事情说三遍，&b&易燃易爆炸！&/b&&/p&&p&我们组氧化DeZn用的是&b&O2&/b&。在真空腔高温（~400°C）环境下，DeZn和O2发生氧化反应，方程式有点复杂（见Fig. 11），但不管怎么说，生成的ZnO沉积在衬底表面。和上期提到的PECVD原理基本一致，毕竟都是CVD。这种反应原理带来一个通病，PECVD里也讲过，就是生成物可以沉积到所有地方，污染反应腔。缓解办法是只给所在衬底的底面加热，而其他地方低温，或者甚至通冷却水，减慢反应速度。即便这样，每过一段时间，都需要拆开机器，清理反应腔内壁。否则生长出的薄膜必然受影响（比如有杂物掺在薄膜里）。&/p&&p&&figure&&img src=&https://pic2.zhimg.com/v2-8abd36fdb3b471d8a05c03b2a475fd47_b.jpg& data-rawwidth=&972& data-rawheight=&242& class=&origin_image zh-lightbox-thumb& width=&972& data-original=&https://pic2.zhimg.com/v2-8abd36fdb3b471d8a05c03b2a475fd47_r.jpg&&&/figure&Fig. 14 DeZn和O2的反应方程式&/p&&p&这里有一个问题，前文说&b&前驱体在空气中易燃易爆炸，可为什么在反应腔里，高温富氧，不爆炸呢？&/b&答案文末揭晓。&br&&figure&&img src=&https://pic4.zhimg.com/v2-d8d69f6d73bf6d89bb160d9f08073f88_b.jpg& data-rawwidth=&300& data-rawheight=&426& class=&content_image& width=&300&&&/figure&&i&Fig. 15 长ZnO的MOCVD气路图。液体的前驱体（DeZn）在瓶子里，被载气（Ar）吹，气化的前驱体随载气出来，进入反应腔。O2氧化DeZn，生成ZnO。N2起维持反应腔气压，稀释反应物浓度作用。&/i&&/p&&p&全世界生产制造MOCVD的厂家就两家，&b&Veeco&/b&和&b&Aixtron&/b&。前段时间闹得沸沸扬扬的中国计划收购Aixtron的事情，被奥巴马明令禁止了，再次凸显&b&掌握核心科技&/b&的重要性。&a href=&https://link.zhihu.com/?target=http%3A//www.reuters.com/article/us-aixtron-m-a-fujian-idUSKBN13X16H& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&路透社新闻请见这里&/a&。Veeco的总部就在我住的地方旁边，可惜别人不招非绿卡持有者。顺带说一句，我们组用的MOCVD是近30年前，师兄前辈自己搭出来的。维修维护，没有任何厂家可以依赖，全凭师兄师弟一代一代传承下来，至今还能正常工作。这里随手拿一款Veeco的MOCVD震贴。&br&&figure&&img src=&https://pic1.zhimg.com/v2-1a37acbc0dac8f940b88ff87ee257852_b.jpg& data-rawwidth=&2030& data-rawheight=&1347& class=&origin_image zh-lightbox-thumb& width=&2030& data-original=&https://pic1.zhimg.com/v2-1a37acbc0dac8f940b88ff87ee257852_r.jpg&&&/figure&&i&Fig. 16 Veeco MOCVD系统，这一套 ~$1million。这玩意费钱不是一般的，小小一个气阀，少说￥1000软妹币。（注意这里两个货币的区别...）&/i&&/p&&p&关于MOCVD，其实还有很多可以讲的，但是与本文科普工艺的角度偏差了。如果有【进阶篇】，可以专文介绍。&/p&&p&&i&&b&5.2 原子层沉积 （Atomic Layer Deposition， ALD）&/b&&/i&&/p&&p&ALD是我最近才接触的技术，还不是很熟，多多指教。&/p&&p&ALD的原理，字面理解，就是&b&一层原子&/b& &b&一层原子&/b&的生长。生长ZnO，需要两种反应物，&b&DeZn&/b&和&b&H2O&/b&。反应温度 ~200°C。DeZn与H2O的反应比与O2的反应简单的多。反应顺序如下：&/p&&p&&figure&&img src=&https://pic4.zhimg.com/v2-c624a0c99ef4e754bb0801_b.jpg& data-rawwidth=&774& data-rawheight=&592& class=&origin_image zh-lightbox-thumb& width=&774& data-original=&https://pic4.zhimg.com/v2-c624a0c99ef4e754bb0801_r.jpg&&&/figure&&i&Fig. 17 摘自&a href=&https://link.zhihu.com/?target=http%3A//www.mse.ntu.edu.tw/%7Emjchen/research1.html& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&台湾大学材料科学与工程学系暨研究所网站&/a& &/i&&/p&&ol&&li&H2O：通零点几秒的水蒸气。H2O的-H脱掉，形成H2，剩下的-OH附着在衬底上&/li&&li&吹N2：把多余的H2O清理掉，大概10s&/li&&li&DeZn：通零点几秒的DeZn，Zn（C2H5）2的其中一个-C2H5和衬底上的-OH中的-H生成C2H6气体飞走，剩下-O-Zn-C2H5留在衬底上&br&&/li&&li&吹N2：把多余的DeZn和副产品C2H6吹走，大概10s&br&&/li&&li&H2O: H2O中的-H和-C2H5生成C2H6被吹走，-OH附到链上去&br&... &/li&&/ol&&br&1到4一个循环称为一个&b&cycle&/b&。反应如此往复进行，一层一层原子堆上去。缺点是，&b&太慢&/b&！一个cycle厚度0.1nm，得20s。如果我要镀50nm，500X20=10,000s，也就是2.8h。而MOCVD长50nm，5min解决。&br&&p&&figure&&img src=&https://pic1.zhimg.com/v2-fc1cfa0ce31fb773d94c82e46eb26219_b.jpg& data-rawwidth=&2448& data-rawheight=&3264& class=&origin_image zh-lightbox-thumb& width=&2448& data-original=&https://pic1.zhimg.com/v2-fc1cfa0ce31fb773d94c82e46eb26219_r.jpg&&&/figure&&i&Fig. 18 Cambridge Fiji 200 ALD&/i&&/p&&p&因为ALD是一层原子一层原子铺上去的，所以&b&均匀性&/b&非常好，衬底所有地方都会有一层东西镀上去。请看下图，一层ALD的膜非常均匀的铺在上面。其他技术是非常难做到的，凹陷下去的地方会被架空掉。&br&&figure&&img src=&https://pic1.zhimg.com/v2-869ecf9084dbbae3cb6c354_b.jpg& data-rawwidth=&207& data-rawheight=&152& class=&content_image& width=&207&&&/figure&&i&Fig. 19 ALD沉积的均匀性&/i&&/p&&br&&p&沟道镀完了，但是不管用什么技术镀沟道，沟道都是铺在整个衬底上的。我们需要的晶体管是一颗一颗的，不是一张大饼。那我们要怎样把一张大饼变成一颗一颗呢？请出门左转，见&a href=&https://zhuanlan.zhihu.com/p/?group_id=912960& class=&internal&&微电子制造工艺科普（2）o 光刻 - 知乎专栏&/a&。顺道我们就把流程图中（3）-（4）也解决掉了。光刻这篇文章在以后的文章中还会来回引用，因为光刻是整个微电子工艺的基石。&/p&&p&下一篇文章我们将讲讲（4）-（5），也就是源极漏极是怎么做上去的，重点介绍lift-off工艺。&/p&&p&蟹蟹 ~！~&/p&&br&&br&&br&&br&&br&&br&&p&哦对，忘了，前文还挖了个坑。为什么前驱体在反应腔高温富氧的环境下不会爆炸？答案其实很简单，大家查一下&b&爆炸&/b&的定义：爆炸是某一物质系统在发生&b&迅速的&/b&物理变化或化学反应时，系统本身的能量借助于气体的&b&急剧膨胀&/b&而转化为对周围介质做机械功，通常同时伴随有强烈放热、发光和声响的效应。这里两个关键词：迅速的，和急剧膨胀。MOCVD真空腔里气压50torr，大气压是770torr左右，做不到迅速的剧烈膨胀。。。所以不会爆炸。&/p&
本期拿本科母校 电子科技大学 清水河校区 的 品学楼 来镇楼。求真求实，大气大为的牌匾貌似是用郭沫若的字拼出来的。类似于《参考消息》的四个字是用毛主席的字拼出来的一样。如果说错了，纠正我。（update：好吧，有童鞋说《参考消息》是鲁迅的 ）另外昨天…
&figure&&img src=&https://pic3.zhimg.com/v2-be93389bcbbabad3abf8e5cc_b.jpg& data-rawwidth=&670& data-rawheight=&245& class=&origin_image zh-lightbox-thumb& width=&670& data-original=&https://pic3.zhimg.com/v2-be93389bcbbabad3abf8e5cc_r.jpg&&&/figure&&p&As you have seen, I am using English to compose this manuscript, and I guess I will keep doing that. You may feel weird or even yell &what the hell&, but it is what it is....As I stated in the previous release, the reason I use English is because I am starting practicing &b&English Writing&/b& for research papers. &/p&&p&Some day, my advisor told me to write a research summary for applying a scholarship which worth $5000. I do know what to write, but I don't know how. So one possible solution came to my mind: Cut, paste, and reorganize what senior students already published!!! Isn't it a good idea? &/p&&p&But you know, this is a temporary solution, but actually you cannot depend on this forever. You have to generate your own words after some day you used up other's words, right? So I made up my mind to practice English Writing from day on.&b& Any comment or suggestion to my English writing is highly appreciated!!!&/b&&/p&&br&As I promised earlier, here I will briefly introduce the working mechanism of Thin Film Transistor (TFT), in order to establish the foundation for my last article (Measuring). &p&Actually, there is a TFT related article released earlier (&a href=&https://zhuanlan.zhihu.com/p/& class=&internal&&微电子制造工艺科普（1）o 晶体管 - 知乎专栏&/a&). You may want to refer to that for your better understanding.&/p&&p&Anyway, let's get started.&/p&&p&PS. Many readers' comments suggest me to write a Chinese version as well. Sure, I agree this is a good idea. &b&I will release a Chinese version right after the English one was published.&/b&&/p&&p&=====================================================================&/p&&h2&&b&Ⅷ.
Transistors&/b&&/h2&&p&First of all, forget all the concepts you may already know about transistors, because the stereotype you already have may distract your mind while reading this paper. I am trying to simplify its physical model and present to you something that makes sense.&/p&&p&8.1 ON & OFF&/p&&p&Basically, a transistor is just an &b&electrical switch,&/b& just like any switches you learned in high school. Therefore, a transistor has two states, &b&ON&/b& state and &b&OFF&/b& state. There is a current flowing through the transistor that is in ON state, and we expect the &switch& has no resistance to the current, i.e. ON current is infinitely large (though it is impossible); whereas in OFF state, no current flowing at all (although this is impossible either).&/p&&p&8.2 Control Signal&/p&&p&On the other hand, how to control the state? We need a specific terminal (gate) which dedicates to &b&control signal&/b&. By the way, that's why all transistors are three-terminal devices. A low intensity of effective control signal is expected due to power conservation purposes. &/p&&h2&&b&Ⅸ. Thin Film Transistors (TFTs)&/b&&/h2&&p&That is the universal working mechanism for all transistors. Here we introduce the Thin Film Transistor (TFT). The name is called TFT simply because thin film is the major role here. In other words, no bulk materials at all. &/p&&p&&i&&figure&&img src=&https://pic1.zhimg.com/v2-70f8913b6fed435a8f17df_b.jpg& data-rawwidth=&670& data-rawheight=&245& class=&origin_image zh-lightbox-thumb& width=&670& data-original=&https://pic1.zhimg.com/v2-70f8913b6fed435a8f17df_r.jpg&&&/figure&Fig. 2 TFT structure&/i&&/p&&p&Look at the above device. It contains 4 basic parts: &b&Source/Drain (S/D)&/b&, &b&Channel&/b&,&b& Dielectric layer &/b&(or to say insulator), and &b&Gate&/b&. &/p&&p&The materials for S/D, Channel, Dielectric, and gate are metal, semiconductor, insulator, and metal, respectively.&/p&&p&ZnO is a natural n-type semiconductor, i.e. the major carrier is electrons (not holes). Current flows through Source and Drain via channel. &/p&&p&The sandwiched structure of channel/dielectric/gate is just a &b&capacitor&/b&, where gate is the lower electrode and channel is the upper electrode.Therefore, Si substrate serves as the gate which controls the carrier concentration in the channel layer. The voltage applied on the gate influence the ch positive bias leads to electron accumulation (ON mode), and negative bias leads to electron depletion (OFF mode). &/p&&p&As shown in the above figure, a positive voltage is applied to gate, so an electrical field towards to channel is generated and attracts the &b&electrons accumulating at the interface&/b& between channel and dielectric layer, which forms &b&a conductive path for current&/b& flow in and out. On the other hand, if a negative voltage is applied to gate, electrons are depleted, in other words, no conductive path at all. That's how the so called switch works.&/p&&br&&p&&figure&&img src=&https://pic2.zhimg.com/v2-c9ceb44b2_b.jpg& data-rawwidth=&700& data-rawheight=&462& class=&origin_image zh-lightbox-thumb& width=&700& data-original=&https://pic2.zhimg.com/v2-c9ceb44b2_r.jpg&&&/figure&&i&Fig. 27 A typical Vg-Id curv&/i&e&/p&&p&Vg: The voltage applied to gate&br&Id: Drain current&/p&&p&The above graph shows a typical Id-Vg curve. When negative biasing, drain current is 1E-12, which we claim OFF; when Vg&3V, drain current reaches 1E-2, which we treat as ON. A ON/OFF ratio of 1E10 has been achieved by using this transistor. &/p&&p&&b&In conclusion&/b&, TFT is just like a switch which contains two states, ON and OFF. Gate is used to control the state. Positive Biasing results in ON state, whereas negative biasing results in OFF state.&/p&&br&&p&Thanks ~~~&/p&
As you have seen, I am using English to compose this manuscript, and I guess I will keep doing that. You may feel weird or even yell "what the hell", but it is what it is....As I stated in the previous release, the reason I use English is…
&figure&&img src=&https://pic3.zhimg.com/v2-dc9fd1e908484acac55e5a_b.jpg& data-rawwidth=&974& data-rawheight=&471& class=&origin_image zh-lightbox-thumb& width=&974& data-original=&https://pic3.zhimg.com/v2-dc9fd1e908484acac55e5a_r.jpg&&&/figure&所谓的MPW，全称是Multi Project Wafer。这个大家都会很熟悉吧，一般我们在学校上学期间接触的大部分都是这种性质的流片。直白点说就是在一片wafer上制作很多不同型号的芯片。MPW无论对于芯片设计者，还是Foundry来说都是十分重要的，&b&它主要用来做&/b&&b&产品原型验证，device工艺校准，IP验证，design可靠型分析&/b&&b&等等。&/b&一般各大Foundry都会定期地提供各种工艺的shuttle，这个可以去找。（所以滋生了很多生财之道……）&p&但是，作者君认为作为一个IC designer来说，最大的荣耀就是自己设计的芯片能够量产，走进千万的商品。以后当妹子看着新款的IPhone眼冒精光时，你就可以严肃地对她说：“这款IPhone的基带ADC是我设计的，不过可惜还是阉割版。出于对性价比的考虑，我推荐小米XXX，里面的芯片是我亲手设计过ADC中的最高性能……”&/p&&p&咳咳，综上所述。作者君决定新开一篇章，介绍一下从MPW到量产之间一些不为人所注意的细枝末节，以飨读者。&/p&&p&这里我们先来说一下&b&E-test&/b&。&/p&&p&所谓E-test，是wafer test的一种，而且它并不像其他functional wafer testing一样。E-test并不关心芯片的功能情况，而只关心一个工艺下最基本的性能。&b&E-test的结构位于Scribe line里面。对，就是那条将chips分隔开的粗线里。&/b&一般来说，Scribe line的宽度有大概100um，而随着工艺的进步，逐渐缩减到60um左右。&i&现在据说有些customer丧心病狂，为了省面积要求scribeline要在40um之内。&/i&&/p&&figure&&img src=&https://pic1.zhimg.com/v2-7f80ac7c2d3c68c9caf8d4_b.jpg& data-rawwidth=&929& data-rawheight=&414& class=&origin_image zh-lightbox-thumb& width=&929& data-original=&https://pic1.zhimg.com/v2-7f80ac7c2d3c68c9caf8d4_r.jpg&&&/figure&&br&&p&source：&a href=&https://link.zhihu.com/?target=http%3A//www.engr.uky.edu/%7Eelias/lectures/ln_21.pdf& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://www.&/span&&span class=&visible&&engr.uky.edu/~elias/lec&/span&&span class=&invisible&&tures/ln_21.pdf&/span&&span class=&ellipsis&&&/span&&/a&&/p&&p&下图中间那些小方块就是scribe line 下面的各种测试模块。其他地方的Metal被暂时隐藏了。&/p&&figure&&img src=&https://pic1.zhimg.com/v2-c8d2a29bcbb43_b.jpg& data-rawwidth=&866& data-rawheight=&631& class=&origin_image zh-lightbox-thumb& width=&866& data-original=&https://pic1.zhimg.com/v2-c8d2a29bcbb43_r.jpg&&&/figure&&p&E-test又可具体分为两种：&br&&/p&&p&1. 主要注重于fab工艺下的物理结构，比如 gate poly width，metal-to-metal shorting，contact resistance等等。&/p&&p&2. 测试device的基本性能，如capacitor的电容率，resistor的电阻，温度特性，transistor的Vth，Id曲线等等。&/p&&p&做E-test的测试仪器主要有这些：Agilent 4156A/B/Semiconductor Parametric Analyzer，可以测试I-V and V-t曲线；Agilent 4284 LCR Meter，测试Inductance (L), Capacitance (C) and Resistance (R)；Frequency counter，用来测量Ring Oscillator。&/p&&p&下图所示是用来做E-test的仪器Agilent 4080 parametri