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当前位置：&>>&&>>&&>>&结合数字方法对ADC信噪的测试
　　目前的实时信号处理机要求ADC尽量靠近视频?中频甚至，以获取尽可能多的目标信息?因而，ADC的性能好坏直接影响整个系统指标的高低和性能好坏，从而使得ADC的性能测试变得十分重要?　　ADC静态测试的方法已研究多年，国际上已有标准的测试方法，但静态测试不能反映ADC的动态特性，因此有必要研究动态测试方法?动态特性包括很多，如信噪比（SNR）?信号与噪声+失真之比（SINAD）?总谐波失真（THD）?无杂散动态范围（SFDR）?双音互调失真（TMD）等?本文讨论了利用数字方法对ADC的信噪比进行测试，计算出有效位数，并通过测试证明了提高采样频率能改善SNR，相当于提高了ADC的有效位数?在本系统中使用了，它是12bit?40MSPS?单5V供电的流水线型低功耗ADC?　　1 原理　　传统的动态测试方法是用高精度来重建ADC输出信号，然后用模拟方法分析（如图1所示）?但这样的测试方法复杂?精度低?能测试的指标有限?国外从20世纪70年代起研究用数字信号处理技术对ADC进行动态测试，主要方法有正弦波拟合法?FFT法?直方图法等，而国内这方面的研究则刚刚起步?　　本文介绍的测试系统是利用作者开发的数字信号处理机中的及其仿真系统来进行数据的采集?存储?处理及显示，从而构成可编程?数字化的ADC性能测试系统?　　在该信号处理机中，首先采用两路ADC进行I?Q正交采样;然后用DSP并行系统进行数据的FFT运算?求模以及恒虚警处理;最后将结果通过并口传给笔记本电脑进行显示?实时信号处理机原理框图如图2所示?其中，DSP芯片是，主频为?它可以通过JTAG接口与PC机相连?C机上运行DSP的在线仿真软件，能够实时地控制DSP的运行，并将处理结果以数据或图形的方式显示或存储起来?　　前面讲过，过去对ADC进行测试是用模拟方法（如图1），并且需要高性能的D/A?现在则利用计算机进行数字信号处理，可以实现数字化的测试?现取处理机中的一路ADC搭建测试系统，如图3所示?　　在本测试系统中，使用产生单频正弦信号，f=1.8625MHz?采样频率fs由可编程逻辑器件（EPLD）产生，可产生的采样时钟频率为3.725MHz和7.45MHz两种，可对正弦信号进行整数倍采样（2倍和4倍）?这里将正弦信号采样数据取为256个来进行处理?　　2 ADC动态指标　　2.1 信噪比　　对于理想的ADC来说，在奈奎斯特带宽内的噪声电压有效值可表示为q/根号12?q表示最低位码的权值，即ADC的量化电压，该值与输入信号的幅度和频率无关?对于一个满度的正弦波输入信号，理论上的信噪比（SNR）可表示为：　　SNR=6.02N+1.76dB+10lg（fs/2B） （1）　　式中，N是ADC的位数，fs是采样频率，B是模拟输入信号的带宽?上式右边第三项表示增加采样频率（过采样）可提高信噪比?　　2.2 有效位数　　实际上ADC的误差表现为静态及动态非线性误差，并且动态误差随输入信号压摆率的增加而变大?因此实际测量的信噪比要比理论上的小一些?计算有效位数（ENOB）可以从对方程（1）的N求解得到?　　ENOB（N）=6.02N+1.76dB+10lg（fs/2B） （2）　　采用DET技术时，噪声既包括量化噪声，也包括采样过程中奈奎斯特带宽外的谐波与带宽内信号混迭产生的噪声?另外，因为正弦信号容易产生和便于数学分析，所以在评估ADC的动态性能时，它是最常用的信号?　　3 用FFT法测试ADC信噪比及计算有效位数　　FFT是从频域测试ADC信噪比的方法，步骤如下：　　（1）用高精度正弦波输入被测ADC，正弦波频率f=1.8625MHz，采样频率分别为fs=3.725MHz和fs=7.45MHz？熏正弦波频率小于采样频率的一半，保证不会发生混叠?用DSP顺序记录ADC输出数据?　　（2）接着用DSP进行FFT运算?当数据记录不是包含整数个信号周期时，要加窗函数来抑制频谱泄漏?可选择适当的窗函数，使信号能量集中在主瓣内，主瓣外能量可忽略?　　（3）根据FFT运算的结果，首先计算信号的有效值?然后取基频和其两旁适当数目的采样值，求它们的平方和的平方根?所需采样的数目由已知的ADC的分辨率决定?其余的频率采样值的平方和的平方根作为噪声的有效值，它包括量化噪声?ADC的谐波噪声?超越噪声及FFT的舍入误差?有了这两个有效值就能计算ADC的信噪比（SNR）：　　SNR=20lg（Vs/Vn） （3）　　其中，Vs表示信号电平的有效值，Vn表示噪声电平的有效值?　　（4）计算出信噪比后（噪声包括高次谐波失真?杂散波失真和宽带噪声），根据公式（2）即可计算出ADC的有效位数?　　4 测试结果　　利用上述测试系统和测试参数对ADC采样的数据进行FFT运算，并按上述算法进行计算，结果表明，在fs=2f时，SNR=67.6dB，根据公式（2）得出有效位数为：　　ENOB（N）=［SNR（实际）-1.7dB-10lg（fs/2B）］/6.02　　=（67.6-1.7）/6.02=10.95bit　　在fs=4f时，采样频率提高一倍，SNR=70.3dB，提高了2.7dB左右?理论上，采样率提高一倍时，由公式（1）得：　　ΔSNR=10lg（fs′/2B）-10lg（fs/2B）=10lg2-10lg1=3dB　　即采样率提高一倍，信噪比提高3dB，相当于ADC有效位数提高半位?可见实际测试数据结果跟理论值基本吻合?以2倍速采样频率和4倍速采样频率采样后作FFT的结果如图4和图5所示?　　对于高速ADC来说，其动态特性格外重要，因而精确地测试ADC的动态指标成为非常有意义的工作?对于实时信号处理机而言，ADC模块单元的大动态范围?高信噪比等显得尤为重要，这些性能将直接影响到后续的信号处理和检测?因此利用实时信号处理机本身的硬件平台，通过软件编程来实现对ADC的测试是一种高效?高精度的方法?
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在电子技术领域，频率是最基本的电参数之一，也是电子测量中最基本的测量之一。随着科学技术的迅速发展，对被测信号频率测量的精度要求越来越高。传统的直接测频法的测量精度随被测信号频率的降低而降低；直接测周法的测频精度随被测信号频率的升高而降低，在实际应用中存在着较大的局限性；而等精度测[][][][][][][][][][]
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&[] - analog to digital converter在雷达、导航等军事领域中,由于信号带宽宽(有时可；针对这一问题,本文主要研究在不采用过采样、数字滤；1影响ADC信噪比因素的理论分析；ADC的实际分辨率是用有效位数ENOB标称的；式中,SINAD表示ADC的信噪失真比,指ADC；ADC的信噪比SNR,指ADC满量程单频理想正弦；由此可知,当ADC的总谐波失真THD一定时,有效；理想ADC的噪声由其固有的量化
在雷达、导航等军事领域中,由于信号带宽宽(有时可能高于10MHz),要求ADC的采样率高于30MSPS,分辨率大于10位。目前高速高分辨率ADC器件在采样率高于10MSPS时,量化位数可达14位,但实际分辨率受器件自身误差和电路噪声的影响很大。在数字通信、数字仪表、软件无线电等领域中应用的高速ADC电路,在输入信号低于1MHz时,实际分辨率可达10位,但随输入信号频率的增加下降很快,不能满足军事领域的使用要求。
针对这一问题,本文主要研究在不采用过采样、数字滤波和增益自动控制[2]等技术条件下,如何提高高速高分辨率ADC电路的实际分辨率,使其最大限度地接近ADC器件自身的实际分辨率,即最大限度地提高ADC电路的信噪比。为此,本文首先从理论上分析了影响ADC信噪比的因素;然后从电路设计和器件选择两方面出发,设计了高速高分辨率ADC电路。经实测表明,当输入信号频率为0.96MHz时,该电路的实际分辨率为11.36位;当输入信号频率为14.71MHz时,该电路的实际分辨率为10.88位。
1 影响ADC信噪比因素的理论分析
ADC的实际分辨率是用有效位数ENOB标称的。不考虑过采样,当满量程单频理想正弦波输入时,实际分辨率可用下式表示:
式中,SINAD表示ADC的信噪失真比,指ADC满量程单频理想正弦波输入信号的有效值与ADC输出信号的奈奎斯特带宽内的全部其它频率分量(包括谐波分量,但不包括直流分量)的总有效值之比。
ADC的信噪比SNR,指ADC满量程单频理想正弦波输入信号的有效值与ADC输出信号的奈奎斯特带宽内的全部其它频率分量(不包括直流分量和谐波分量)总有效值之比。 由此可知,当ADC的总谐波失真THD一定时,有效位数ENOB取决于SNR;ADC的SNR越高,其有效位数ENOB就越高。下面就来分析影响ADC信噪比SNR的因素。
理想ADC的噪声由其固有的量化误差(也称为量化噪声,如图1所示)产生。但实际使用的ADC是非理想器件,它的实际转换曲线与理想转换曲线之间存在偏差,表现为多种误差,如零点误差、满度误差、增益误差、积分非线性误差INL、微分非线性误差DNL等。其中,零点误差、满度误差、增益误差是恒定误差,只影响ADC的绝对精度,不影响ADC的SNR。INL指的是在校准上述恒定误差的基础上,ADC实际转换曲线与理想转换曲线的最大偏差。而DNL指的是ADC实际量化间隔与理想量化间隔的最大偏差,改变ADC的量化误差,能更直接地计算出ADC实际转换曲线与理想转换曲线的偏差对ADC的SNR的影响。
非理想ADC,除了上述误差外,还有各种噪声,如热噪声、孔径抖动。前者是由半导体器件内部分子热运动产生的,后者是由ADC孔径延时的不确定性造成的。而ADC的外围电路同样会带来噪声,如ADC输入级电路的热噪声?电源/地线上的杂波、空间电磁波干扰、外接时钟的不稳定性(导致ADC各采样时钟沿出现时刻不确定,带来孔径抖动)等,可以把它们都等效为ADC的上述两种内部噪声。
上述误差和噪声的存在,导致ADC的SNR下降。下面先给出理想ADC的SNR计算公式,然后具体分析微分非线性误差DNL?孔径抖动Δtj和热噪声对ADC的SNR的影响。
1.1 理想ADC的SNR
理想ADC的量化误差q(v)与满量程内输入信号的电压V的关系如图1所示。匀分布且峰-峰值等于q(q=1LSB,LSB表示理想ADC的最小量化间隔)的锯齿波信号。 设N位ADC满量程电压为±1V,输入信号为S(t)=sinωt,
1.2 微分非线性误差DNL
非理想ADC的量化间隔是非等宽的,这将导致ADC器件不能完全正确地把模拟信号转化成相应的二进制码,从而造成SNR的下降;且ADC每个量化的二进制码所对应的量化间隔都不同,为便于分析,用ε(LSB)=εq表示实际量化间隔与理想量化间隔误差的有效值,并近似认为由于DNL的影响,在无失码条件(DNL<1LSB)下,量化误差均匀分布在如图1中实线所示(虚线为理想ADC量化误差)。这样,在考虑了DNL之后的ADC量化噪声电压Vq_DNL为:
1.3 孔径抖动Δtj
孔径时间又称孔径延迟时间,是指对ADC发出采样命令(采样时钟边沿)时刻与实际开始采样时刻之间的时间间隔。相邻两次采样的孔径时间的偏差称为孔径抖动,记作Δtj。孔径抖动造成了信号的非均匀采样,引起了误差,设ADC满量程电压为±1V,输入信号为S(t)=sinωt,孔径抖动有效值为σΔtj,则由孔径抖动带来的误差电压为:
1.4 热噪声
这里将ADC电路中微分非线性误差DNL?孔径抖动Δtj外的其它噪声都等效为ADC输入端的热噪声电压Vtn,设其有效值为σtn。
1.5 非理想ADC的SNR
一般情况下,量化噪声?微分非线性误差DNL?孔径抖动Δtj和热噪声彼此相互独立,综合考虑这四个因素的影响,可得到ADC的SNR计算公式如下:
对于高分辨率ADC器件,其固有量化误差、微分非线性误差DNL和器件热噪声均较小。当fin较高时,ADC电路的SNR主要取决于孔径抖动,此时有
2 基于AD6644AST-65的高速高分辨率ADC电路设计实例
电路设计目标:有效位数ENOB≥10.50bit?采样率为40MSPS?输入信号频率小于15MHz,输入信号幅度为-1dBFs。该指标能满足数字仪表、高速数据采集卡、软件无线电和雷达、导航等领域中数字波束形成的要求。
2.1 电路设计与器件选择
本电路主要由模/数转换器ADC、输入电路、输出电路、时钟电路和电源电路组成,如图2所示。
2.1.1 时钟电路
时钟电路的设计主要包括AD6644AST-65采样时钟相位噪声指标的确定以及PECL差分时钟的实现。
ADC电路的孔径抖动有效值σΔtj包括ADC器件自身的孔径抖动有效值σΔtj_ADC和ADC外接采样时钟的相位抖动有效值σΔtj_clk,设电路总谐波失真带来的SINAD损失不大于1dB、电路的热噪声不大于1.50LSB,根据公式(1)和公式(5)计算得到的采样时钟的相位抖动应满足:
AD6644AST-65的PECL差分时钟由一个标称频率为40MHz的TTL/COMS输出的石英晶体振荡器JVC X40和一片美国安森美公司的TTL/COMS-PECL电平转换芯片MC100ELT22实现。该PECL差分时钟的相位抖动有效值
2.1.2 ADC输入电路
ADC输入电路多采用运放直流耦合或变压器交流耦合方式,为输入信号提供增益?偏置和缓冲。
由于运放为有源器件,除具有一定的谐波失真外,还存在主要集中在低频段的1/f噪声和较宽频带内的白噪声。这些噪声和谐波失真都降低了运放的信噪比SNR和有效位数ENOB。当运放的SNR不明显优于甚至低于ADC的SNR时,它带来的噪声是不容忽视的,对于高分辨率ADC电路,甚至是不能接受的。而作为无源器件的变压器,一般认为它的噪声和谐波失真是微乎其微?可以忽略的。因此,本电路的输入电路采用变压器交流耦合方式,选用Mini-Circuits公司的变压器T4-6T。 为进行比较,同时也提供运放直流耦合方式,采用ADI公司的低噪运放AD8138。根据AD8138的关参数,计算得到的AD8138输出的总谐波失真和热噪声之和大于1LSB。该指标可能导致无法满足电路热噪声不大于1.50LSB的设计要求,并带来更大的谐波失真。因此可预知,采用AD8138时,ADC电路的有效位数ENOB会比采用变压器时的有效位数ENOB有所下降,甚至达不到设计要求。
2.1.3 ADC输出电路 三亿文库包含各类专业文献、中学教育、高等教育、专业论文、各类资格考试、幼儿教育、小学教育、外语学习资料、12ADC信噪比的分析及高速高分辨率ADC电路的实现等内容。　
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22:47 编辑
ADC量化噪声在fs/2内为白噪声，信号频率等于fs/2条件下，即乃奎斯特采样，此时SNR=6.02N+1.76。
当信号频率小于fs/2时，量化噪声仍然在fs/2平均分布，但是所关注的&有用&信号带宽内的量化噪声却小了，所以SNR就提高了。采样频率越高，量化噪声分布就越分散了，这时就变成过采样了。
叫我拉风哥~
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好问题，同问
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同问，多谢回答
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同问。。。。。。。。。。。。。。。
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谢谢分享！！！
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二楼的是正确答案!
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ADC量化噪声在fs/2内为白噪声，信号频率等于fs/2条件下，即乃奎斯特采样，此时SNR=6.02N+1.76。
当信号频率 ...
sumig 发表于
同时，补充一下：当借助于over-sampling技术并认为SNR有所提高时，此时已默认要对ADC输出的信号进行digital LPF/BPF操作来提取有用的信号.
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ADC性能提高的建议
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作者：秩名日 10:51
[导读] 虽然ADC看起来非常简单，但它们必须正确使用才能获得最优的性能。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。
　　虽然ADC看起来非常简单，但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟放大器相同的性能限制，比如有限增益、偏置电压、共模输入电压限制和谐波失真等。ADC的采样特性需要我们更多地考虑时钟抖动和混叠。以下一些指南有助于工程师在设计中充分发挥的全部性能。
　　模拟输入
　　要认真对待ADC的模拟输入信号，尽量使它保持干净，&无用输入&通常会导致&数字化的无用输出&。模拟信号路径应远离任何快速开关的数字信号线，以防止噪声从这些数字信号线耦合进模拟路径。
　　虽然简化框图给出的是单端模拟输入，但在高性能ADC上经常使用差分模拟输入。差分驱动ADC可以提供更强的共模噪声抑制性能，由于有更小的片上信号摆幅，因此一般也能获得更好的交流性能。差分驱动一般使用差分放大器或变压器实现。变压器可以提供比放大器更好的性能，因为有源放大器会带来影响总体性能的额外噪声源。但是，如果需要处理的信号含有直流成份，具有隔直流特性的变压器就不能用。在设计预驱动电路时必须考虑驱动放大器的噪声和线性性能。需要注意的是，因为高性能ADC通常有非常高的输入带宽，因此在ADC输入引脚处直接滤波可以减少混入基带的宽带噪声数量。
　　参考输入
　　参考输入应看作是另一个模拟输入，必须尽可能保持干净。参考电压(VREF)上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会规定要求的去耦电容。这些电容应放置在离ADC最近的地方。为了节省电路板面积，PCB设计师有时会将去耦电容放在PCB的背面，这种情况应尽可能避免，因为过孔的电感会降低高频时电容的去耦性能。VREF通常用来设置ADC的满刻度范围，因此减小VREF电压值会减小ADC的LSB值，使得ADC对系统噪声更加敏感(1V满刻度10位ADC的LSB值等于1V/210=1mV)。
　　图1：典型的模数转换器功能框图
　　时钟输入
　　根据具体的应用，数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源：一个是由输入信号的量化引起的(正比于ADC中的位数)，另一个是由时钟抖动引起的(在错误时间点采样输入信号)。根据以下公式，在非过采样ADC应用中量化噪声将限制最大可能的信噪比(SNR)值。
　　其中，N为ADC的位数、SNR为信噪比。
　　从直观感觉这是有意义的：每增加一位，ADC编码的总数量就会增加一倍，量化不确定性可降低一半(6dB)。因此理论上一个10位ADC可以提供61.96dB的SNR。根据以下等式，采样时钟上的任何抖动都会进一步降低SNR：
　　其中，SNRj是受抖动限制的SNR，fa是模拟输入频率，tj是时钟抖动的均方根(rms)值。
　　用抖动等于8ps的采样时钟数字化70MHz的模拟信号，可以得到接近49dB SNR的有限抖动，相当于将10位ADC的性能降低到了约8位。时钟抖动必须小于2ps才能取得等效于10位ADC的SNR。还有许多影响SNR的二阶因素，但上述等式是非常好的一阶接近函数。差分时钟常用来减小抖动。
　　电源输入
　　大多数ADC有分离的电源输入，一个用于模拟电路，一个用于数字电路。推荐在尽量靠近ADC的位置使用足够多的去耦电容。尽量减少PCB的过孔数量，并减小从ADC电源引脚到去耦电容的走线长度，从而使ADC和电容之间的电感为最小。就像参考电压去耦一样，电路板设计师为了节省电路板面积有时会把去耦电容放在芯片下方PCB板的背面，基于同样的理由，这种情况也应避免。ADC数据手册一般会提供推荐的去耦方案。为了达到特定的性能，电源和地经常会采用专门的PCB层实现。
　　数字输出
　　ADC开关数字信号输出会产生瞬时噪声，并向后耦合到ADC中敏感的模拟电路部分，从而引发故障。缩短输出走线长度以减小ADC驱动的电容负载有助于减小这一影响，在ADC输出端放置串行电阻也可以降低输出电流尖峰。ADC数据手册通常对此也有一些设计建议。
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