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计算机导论试题5【DOC精选】
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计算机导论试题5【DOC精选】
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06半导体存储器
第6章 半导体存储器第6章 半导体存储器4.1第6章 半导体存储器存储器是计算机的重要组成部件，用来存放程序和数 据。本章主要介绍半导体存储器的分类、组成及主要性能 指标；随机存储器（RAM）包括静态随机存储器（SRAM）和 动态随机存储器（DRAM）；只读存储器（ROM）包括EPROM 和EEPROM，以及存储器与CPU的接口技术。4.2第6章 半导体存储器6.1 存储器概述存储器是微机系统的重要组成部分，用来存储微机工作 所必需的数据和程序。存储器具有记忆功能，由大量的基本 存储电路(或称记忆单元)组成。基本存储电路是用一种具有 两种稳定状态的物理器件来表示二进制数的0和1，这种物理 器件可以是磁心、半导体器件等。 按照存储器在计算机中的位置，可将其分为内存储器和 外存储器两类。内存储器，也称为主存储器，简称内存。用 来存放当前机器运行的程序和数据，是计算机主机的一部分， CPU可直接用指令对内存储器进行读写访问。一般把具有一定 容量且速度较高的存储器作为内存储器，在微机中通常用半 导体存储器作为内存储器。外存储器，也称为辅助存储器， 简称外存。用来存放当前暂时不用的程序和数据，CPU不能直 接用指令对外存储器进行读写访问，要使用外存储器中的信 息，必须先将其调入内存储器。与内存储器相比，外存储器 的存储容量大、速度较低、位于主机之外。4.3第6章 半导体存储器6.1 存储器概述随着CPU速度的不断提高和软件规模的不断扩大， 人们希望存储器能同时满足速度快、容量大、价格低的 要求。于是在原有的内存和CPU之间增加了速度更高、 容量更小的高速缓冲存储器(Cache)来提高存取速度。 这种按一定层次结构来设计的计算机存储系统，使其从 整体速度上接近主存，容量和价格接近辅存。4.4第6章 半导体存储器6.1 存储器概述图6.1显示了微机系统中的存储器组织。它呈现金字塔 形结构，越往上存储器件的速度越快，CPU的访问频度越高； 同时，每位存储容量的价格也越高，容量也越小。图中， CPU中的寄存器位于塔的顶端，它拥有最快的存取速度，但 数量极为有限；向下依次是CPU内的(高速缓冲存储 器)(Cache)、主板上的Cache(由SRAM组成)、主存储器(由 DRAM组成)、辅助存储器(半导体存储器、磁盘)和大容量辅 助存储器(光盘、磁带)；位于塔底的存储设备，其容量最大， 每位存储容量的价格最低，但速度可能也是较慢或最慢的。 从整体上看，这种结构解决了速度、容量和价格间的矛盾。4.5第6章 半导体存储器6.1 存储器概述图6.1 微机存储系统的层次结构4.6第6章 半导体存储器6.1 存储器概述6.1.1 半导体存储器的分类 半导体存储器的分类方法有很多种。按器件原理来分，有 双极型存储器和MOS型存储器；按存取方式来分，有随机存取 存储器(RAM)和只读存储器(ROM)；按存储原理来分，有静态存 储器(SRAM)和动态存储器(DRAM)；按信息传送方式来分，有并 行存储器，即其字长的所有位同时进行存取；串行存储器，即 按位进行存取。近年来Intel公司推出名为闪速存储器(FLASH memory)的新型半导体存储器，其特点是既具有RAM易读易写、 集成度高、速度快、体积小等优点，又有ROM断电后信息不丢 失等优点，是一种很有前途的半导体存储器，按制造工艺分类， 半导体存储器可分为双极型半导体存储器和MOS型半导体存储 器。4.7第6章 半导体存储器6.1 存储器概述1. 按制造工艺分类 按制造工艺分类，半导体存储器可分为双极型和MOS型 两类。 1) 双极型半导体存储器 双极型半导体存储器用TTL型晶体管逻辑电路作为基本 存储电路。其特点是存取速度快，但和MOS型相比集成度低、 功耗大，成本高。常用于高速的微机和大型计算机，在微 机系统中常用于高速缓冲存储器(Cache)。4.8第6章 半导体存储器6.1 存储器概述2) MOS型半导体存储器 MOS型半导体存储器的特点是制造工艺简单，集成度高、 功耗低，价格便宜，但存取速度比双极型存储器要慢。MOS 型存储器有多种制造工艺，包括NMOS(N沟道MOS)、HMOS(高 密度MOS)、CMOS(互补型MOS)、CHMOS(高速MOS)等，可用来 制造多种半导体存储器件。微机的内存主要由MOS型半导体 存储器件构成。 2. 按存取方式分类 按存取方式分类，半导体存储器可分为随机存取存储 器(RAM)和只读存储器(ROM)。其分类如图6.2所示。4.9第6章 半导体存储器6.1 存储器概述图6.2 半导体存储器分类4.10第6章 半导体存储器6.1 存储器概述1) 随机存取存储器(Random Access Memory，RAM) RAM是指在程序执行过程中，能够通过指令随机地、个别 地对其中每个存储单元进行读/写操作的存储器。一般说来， RAM中存储的信息在断电后会丢失，是一种易失性存储器；但 目前有些RAM芯片，由于内部带有电池，断电后信息不会丢失， 称为非易失性RAM。RAM主要用来存放原始数据，中间结果或程 序，也可外界交换信息。 (1) 静态RAM(Static Random Access Memory，SRAM)。 静态RAM是以双稳态触发器作为基本的存储单元来保存信 息的，每一个双稳态触发器存放一位二进制信息。其保存的信 息在不断电的情况下，是不会被丢失的。该类芯片的优点是不 需要动态刷新电路，速度快；缺点是与动态RAM相比集成度低， 功耗和价格高。主要用于存储容量不大的微机系统中，如微机 中的Cache采用的就是SRAM。4.11第6章 半导体存储器6.1 存储器概述(2) 动态RAM(Dynamic Random Access Memory，DRAM)。 动态RAM的基本存储单元是单管动态存储电路，以极间分 布电容来存放信息。电容有电荷为“1”信息，电容无电荷为 “0”信息。由于是靠电容的充放电原理来存储电荷，因此如 果不及时进行刷新，极间电容中的电荷会因漏电而逐渐丢失， 一般信息保持的时间为2ms左右。因此DRAM需定时刷新，且必 须配备专门的刷新电路，保证至少在2ms内对基本存储单元刷 新一次。DRAM集成度高，价格低，多用在存储量较大的系统 中，如微机中的内存储器就是采用DRAM。4.12第6章 半导体存储器6.1 存储器概述(3) 非易失性RAM (Non Volative Random Access Memory，NVRAM) 非易失性RAM是由SRAM和EEPROM共同构成的存储器。 正常运行时与SRAM功能相同，用SRAM保存信息；在系统 掉电或电源故障发生瞬间，SRAM中的信息被写到EEPROM 中，以保证信息不丢失。4.13第6章 半导体存储器6.1 存储器概述2. 只读存储器(Read only Memory，ROM) ROM在微机系统的在线运行过程中，只能对其进行读 操作，而不能进行写操作。断电后ROM中的信息不会消失， 具有非易失性。ROM通常用来存放固定不变的程序、汉字 字型库、字符及图形符号等。随着半导体技术的发展，只 读存储器也出现了不同的种类，如掩膜型只读存储器MROM、 可编程的只读存储器PROM，可擦除可编程的只读存储器 EPROM和EEPROM等，近年来发展起来的快擦型存储器 (F1ash Memory)具有EEPROM的特点。ROM的集程度高于RAM， 且价格较低。4.14第6章 半导体存储器6.1 存储器概述(1) 掩模只读存储器(Masked Read only Memory，MROM)。 MROM是利用掩模工艺制造的，一旦做好，其中的信息 便不能更改，因此只适用于存储成熟的固定程序和数据。 在大量生产时，成本很低。 (2) 可编程只读存储器(Programmable Read only Memory， PROM)。 PROM在出厂时，存储内容全为1(或者全为0)，没有存 放程序或数据，允许用户进行一次性编程，信息一旦写入 不能更改。用户可以根据自己的需要，用通用或专用的编 程器写入程序或数据。4.15第6章 半导体存储器6.1 存储器概述(3) 可擦除可编程只读存储器 (Erasible Programmable Read only Memory，EPROM)。 EPROM的信息可通过紫外线来擦除，可允许用户多次写 入多次擦除。其擦除的方法为紫外线照射，时间为20min以 上。EPROM多用于系统实验阶段或需要改写程序和数据的场 合。 (4) 电可擦除可编程只读存储器(Electric Erasible Programmable Read only Memory， EEPROM)。 EEPROM既具有ROM的非易失性，又具备类似RAM的功能， 是一种可用电气方法在线擦除和多次编程写入的只读存储 器。目前，大多数EEPROM芯片内部都备有升压电路。因此， 只需提供单电源，便可进行读、擦除/写操作，为数字系统 的设计和在线调试提供了极大的方便。4.16第6章 半导体存储器6.1 存储器概述(5) 快擦型存储器(F1ash Memory) F1ash Memory也称为闪速存储器。它可以用电气方法 整片或分块擦除和写入，不能按字擦除。其特点是既具有 RAM易读易写、体积小、集成度高、速度快等优点，又有 ROM断电后信息不丢失等优点。F1ash芯片从结构上可分为 串行传输和并行传输两大类。串行传输F1ash能节约空间和 成本，但存储容量小，速度慢；并行传输F1ash速度快、容 量大。由于F1ash Memory具有擦写速度快、低功耗、容量 大、成本低等特点，因此得到了广泛应用。4.17第6章 半导体存储器6.1 存储器概述6.1.2 半导体存储器芯片的一般结构 半导体存储器芯片的一般结构如图6.3所示，它由存储体、 地址寄存器、地址译码器、数据寄存器、读写电路及控制电路 等部分组成。随着大规模集成电路技术的发展，已将地址译码 器，读写电路和存储体集成在一个芯片内部，称为存储芯片。地 址 寄 存 器 地 址 译 码 器 读 数 据 寄 存 器??存储体写 电 路ABDB?控制电路OEWECS图6.3 半导体存储器芯片的一般结构4.18第6章 半导体存储器6.1 存储器概述1. 存储体 存储体是存储器芯片的基础和核心，它由多个基本 存储单元组成，每个基本存储单元可存储一位二进制信 息，具有0和1两种状态。从逻辑结构上看，存储体是由 存储单元构成的存储矩阵，是存储单元的集合体。每个 存储单元包含一位或多位基本存储单元，一般一个存储 单元存储一个字节，即存放8位二进制信息。每个存储单 元有一个唯一的地址供CPU访问。4.19第6章 半导体存储器6.1 存储器概述2. 地址寄存器 地址寄存器用来存放CPU访问的存储单元地址，该 地址经地址译码器件译码后选中芯片内某个特定的存储 单元。通常在微机中，访问地址由地址锁存器提供，如 8086微机处理器中的地址锁存器8282；存储单元地址由 地址锁存器输出后，经地址总线送到存储器芯片内直接 译码。地址总线AB的位数n与存储单元数N之间的关系为。4.20第6章 半导体存储器6.1 存储器概述3. 地址译码器 由于存储器芯片是由许多存储单元构成的，且每个存储单 元一般存放8位二进制信息，因此为了区分这些存储单元，必 须首先为它们编号，即分配给这些存储单元不同的地址。地址 译码器的作用就是用来接受CPU送来的地址信号并对它进行译 码，选择与此地址码相对应的存储单元，以便对该单元进行读 /写操作。为了对某指定存储单元寻址，存储器采用了地址译 码技术。常用的地址译码有两种结构，即单译码(线性排列)结 构和双译码(矩阵形式排列)结构，如图6.4所示。同样64个存 储单元，单译码结构需要一个6-64译码器，产生64根内部译码 线；采用双译码结构需要两个3-8译码器，产生8+8=16根内部 译码线。译码器的功能是实现多选1，即对于某一个输入的地 址码，N个输出线上有唯一一个高电平(或低电平)与之对应。 采用单译码和双译码结构分别对应图6.4(a)和图6.4(b)。4.21第6章 半导体存储器6.1 存储器概述图6.4 半导体存储器芯片内部的地址译码方式4.22第6章 半导体存储器6.1 存储器概述?N取1译码器AP-1 AP0 p个输入WN-1?W1W0输出缓冲放大器N 根字线N=2p个地址 1) 单译码结构基本存储电路D0M位位线 单译码结构是一个“N中取1”的译码器，如图6.4(a)所示。译码 器输出驱动N根字线中的一根，每根字线由M位组成。若某根字线被选 中，则对应此线上的M位信号便同时被读出或写入，经输出缓冲放大 器输出或输入一个M位的字。DM-1图4.4 单译码寻址示意图选中字线 输出M位?D1 在图6.4(a)中，若字线N为64(0～63)，M为8位(即一个存储单元 有8位二进制位)，则地址译码器的地址输入线p应为6位(A0～A5)， 26=64个状态，分别控制64条字线(0～63)。当地址信号为000000时， 选中字线0，若进行读出操作，则该字线上存储单元的8位被同时读出； 若地址信号为111111，则选中第64条字线63，对应图6.4(a)中的阴影 单元，此时如果是写操作，则该字线上存储单元的8位同时被写入。 X0X(行)地址译码器A0A1A2A3A4W0,0W0,31W31,.0W31,31Y(列)地址译 码及I/O控制数据输入数据输出R/W控制4.23第6章 半导体存储器6.1 存储器概述A5A6A7A8A9Y0 ?Y31X31基本存储电路图4.5 双译码结 构示意图 单译码方式主要用于小容量的存储器，对于大容量的存储器， 可采用双译码方式。 2) 双译码结构 双译码结构采用的是两级译码电路：行译码和列译码。当字 选择线的根数N很大时，N=2p中的p必然也大，这时可将p分成两 部分，如：N=2p=2q+r=2q×2r=X×Y，这样便将对N的译码分别由 X(行)译码和Y(列)译码两部分完成。 现以p=6为例，可以分为：N=26=23×23=8×8=64，其译码结构如 图6.4(b)所示。4.24第6章 半导体存储器6.1 存储器概述在图6.4(b)中，64个字排成8×8的矩阵，需要6根地址线 A5～A0，分成行和列两部分，A2～A0输入至行方向译码器，它 输出8条字选择线，分别选择8行；A5～A3输入至列译码器，它 输出的8条位选择线分别选择8列，它控制各列的位线控制门。 设A5～A0=000000，则行地址译码输出第0行为高电平，选中0 行，此时第0行控制的0～7各位都有可能被选中进行读(写)操 作，具体选中哪一位，取决于列地址译码，由于A2～A0=000， 所以列地址译码输出第0列应为高电平，即第0列列线有效，故 行、列双向译码结果是选中第0位基本存储电路，即可对这一 位存储电路进行读(写)操作。如果一个存储字有8位，就需要8 个这样的行、列阵列。当一个地址被选中时，8个阵列同时被 激励，从而构成该地址单元的8位同时被读出(或写入)。当 A5～A0=111111时，则是第7行、第7列的存储单元被选中，对 应图6.4(b)中的阴影单元。4.25第6章 半导体存储器6.1 存储器概述与单译码结构比较，双译码寻址可减少输出选择线的 数目。仍以p=6为例，采用单译码结构，译码输出需要64 根选择线，若采用双译码结构，排成8×8的矩阵，输出状 态仍为64个，但译码输出选择线却只需要8+8=16根，大大 减少了选择线的数目。存储器容量越大，此优点越突出。4.26第6章 半导体存储器6.1 存储器概述4. 读写控制电路 读写控制电路提供片选和读/写控制逻辑等信号，用来 完成对被选中单元中各位的读／写操作。存储器的读/写操 作是在CPU的控制下进行的，只有当接收到来自CPU的读/写 命令和后，才能实现正确的读/写操作。图6.3中表示存储 器的片选端，只有当该位有效时，才能对存储芯片进行读 写操作；表示输出允许，即读允许，表示写允许。有效时， 可以对该芯片进行读/写操作；无效时，芯片与数据总线隔 离，并可降低芯片内部功耗。4.27第6章 半导体存储器6.1 存储器概述5. 数据寄存器 数据寄存器用于暂时存放从存储单元读出的数据，或 暂时存放从CPU或I/O端口送出的要写入存储器的数据。暂 存的目的是为了协调CPU和存储器之间在速度上的差异，故 又称之为存储器数据缓冲器。 6.1.3 半导体存储器的技术指标 衡量半导体存储器的技术指标有多种，如可靠性、容 量、存取速度、功耗、价格、电源种类等，其中主要的技 术指标有如下4种。4.28第6章 半导体存储器6.1 存储器概述1. 存储容量 存储容量是指存储器芯片能存储的二进制信息量。存 储器芯片容量以位(bit)为单位，所以存储器容量是指每 个芯片所能存储的二进制数的位数。例如容量为1024×1 的芯片，则该芯片上有1024个存储单元，可以存储1024位 的二进制位信息。如果一片芯片上有N个存储单元，每个 存储单元可存放M位二进制数，则该芯片的存储容量用 N×M表示，可以存储N×M个二进制位。4.29第6章 半导体存储器6.1 存储器概述存储芯片内的存储单元个数与该芯片地址线位数有关，而 芯片内每个存储单元能存储的二进制数的位数与该芯片I/O的 数据线位数有关。例如Intel 2114芯片有10根地址引脚(A0～ A9)、4根数据I/O线(I/O1～I/O4)，其存储容量为 210=1024B=1KB个存储单元，每个存储单元存储4位二进制数， 即Intel2114芯片的容量为1KB×4位。常用下式表示存储芯片 的容量：芯片的存储容量＝2M×N，其中M为芯片的地址线根数， N为芯片的数据线根数。 在微机中，位(bit)是最基本的存储单位，但由于数据大 都是以字节(Byte)为单位来表示的，所以存储容量也以字节为 单位。如存储容量为8KB，64KB，1MB等。在表示存储容量的单 位中，常常用到KB、MB、GB等单位，其关系为： 1KB=210B=1024B，1MB=210KB=1024KB，1GB=210MB=1024MB。4.30第6章 半导体存储器6.1 存储器概述2. 存取速度 存储器的存取速度是以存取时间或存取周期来衡量的。 (1) 存取时间：存取时间TA(Access Time)指从启动一次 存储器操作(读或写)到完成该操作所需的时间。一般器件手册 上给出的存取时间是最大存取时间。在芯片外壳上标注的型号 往往也给出了时间参数，例如2732A-20，表示该芯片的存取时 间为20ns。半导体存储器的存取时间为几十纳秒到几百纳秒之 间。超高速存储器的最大存取时间小于20ns，中速存储器的存 取时间在100～200ns之间，低速存储器的存取时间在300ns以 上。CPU在读写存储器时，其读写时间必须大于存储芯片的额 定存取时间，才能保证正常的读写。 (2) 存取周期：存取周期TAC(Access Cycle)指两次存储 器访问所需要的最小时间间隔。由于在一次存储器访问后，芯 片不可能无间歇的进入下一次访问，所以两者的关系是 TAC≥TA。4.31第6章 半导体存储器6.1 存储器概述3. 可靠性 为了保证计算机的正确运行，必然要求存储系统具 有很高的可靠性。存储器的可靠性是用平均无故障时间 (Mean Time Between Failures，MTBF)来衡量的。MTBF 表示两次故障间的平均时间间隔。目前所用的半导体存 储器芯片的平均无故障时间MTBF约为5×106～1×108小 时。此外，对那些可重编程的存储器，如EPROM，Flash， 存储器被擦除并重新写入的次数也是重要指标，一般 EPROM的重写次数在数千次到十万次之间。非易失性存 储器的数据保存时间也是可靠性指标之一，一般为20～ 100年甚至更长。4.32第6章 半导体存储器6.1 存储器概述4. 功耗 存储器功耗指每个存储单元所耗的功率，单位为 μ W/单元，也有用每块芯片总功率来表示功耗的，单 位为mW/芯片。在用电池供电的系统中，如嵌入式系统、 便携式设备，实现低功耗运行不仅能减少对电源容量 的要求，还可以提高存储系统的可靠性。4.33第6章 半导体存储器6.2 随机存取存储器(RAM)随机存取存储器(RAM)的工作特点是，在微机系统的工作 过程中，可以随机地对其中的各个存储单元进行读/写操作。 系统断电后，RAM中存储的信息丢失。随机存取存储器用来存 放当前运行的程序、原始数据、中间结果及最终运算结果等 信息。 RAM从制造工艺上可分为两种类型：双极型RAM和MOS型 RAM。双极型RAM的特点是速度快，但集成度低，功耗大，价 格高，主要用于小容量的高速存储器。MOS型RAM的特点是集 成度高，功耗小，价格低，但速度较双极型RAM慢，多用于大 容量存储器。微机中广泛使用的是MOS型RAM。MOS型RAM分为 静态RAM与动态RAM两类。4.34第6章 半导体存储器6.2 随机存取存储器(RAM)6.2.1 静态RAM 1. 静态RAM的基本存储单元 静态RAM的基本存储单元是由6个MOS管构成的双稳态触发 器组成，如图6.5所示。双稳态触发器构成了信息的基本存储 单元。 在此电路中，T1～T4管组成了双稳态触发器。其中T1、 T2组成一个触发器，T3、T4为负载管，起电阻作用。这个电 路具有两个相对的稳定状态，当Tl管截止时，A点为高电平， 它使T2管开启，于是B为低电平，而B为低电平又进一步保证 了T1管的截止。这种状态在没有外触发的条件下是稳定不变 的，设为逻辑1。同样，当T1管导通时，A点为低电平，使T2 管截止，B为高电平，这种状态也是稳定的，设为逻辑0。因 此，可以用这个电路的两个相对稳定的状态来分别表示逻辑 “1”和逻辑“0”。4.35第6章 半导体存储器6.2 随机存取存储器(RAM)图6.5 静态RAM的基本存储单元4.36第6章 半导体存储器6.2 随机存取存储器(RAM)当把该双稳态触发器作为存储电路时，还要使其能够接 收外界来的触发控制信号，用以读出或改变该存储单元的状 态，必须设置T5、T6两个门控管。T5、T6管接X地址选择线 (也称字线)。当X地址选择线为高电平时，T5、T6管导 通，A、B端分别与位线D0及 D 相连，若相应的Y译码输出也是高 电平，则T7、T8管(它们是一列公用的，不属于某一个存储 单元)也是导通的，于是D0及 D 就与I/O电路的I/O线及 I/O 线导通，可对其进行读写操作。其中T7、T8管列向门控管，是 一列公用的，不属于某一个存储单元。当X地址选择线为低电 平时，T5、T6管都截止，使双稳态电路与读写电路断开，保 持原状态不变。 在对基本存储单元进行读/写操作前，必须先选中该基本 存储单元。显然，当行选择线和列选择线均为高电平时， T5～T8都导通，基本存储单元的输出才与数据线I/O线及 I/O 线接通， 该单元才能通过数据线传送数据。因此，存储单元能够进行读/ 写操作的条件是：与它相连的行、列选择线必须是高电平状态。0 04.37第6章 半导体存储器6.2 随机存取存储器(RAM)1) 写入操作 写入时，被写入信号自I/O线及 I/O 线输入。写1时，使 I/O I/O线为高电平， 线为低电平，经T7、T8管和T5、T6管分别与A端 和B端相连，使A点为高电平，B点为低电平，即T2管导通，Tl管 截止，相当于把输入电荷存储于Tl和T2管的栅级。当输入信号 及地址选择信号消失之后，T5、T6、T7、T8都截止，依靠两个 反相器的交叉控制，只要不掉电，就能保持写入的信息1。写0 时，则 I/O 线为低电平而I/O线为高电平，即A点为低电平，B点为高电 平，使Tl管导通，T2管截止。4.38第6章 半导体存储器6.2 随机存取存储器(RAM)2) 读出操作 只要某一单元被选中，相应的T5、T6、T7、T8均导通，A 点与B点分别通过T5、T6管与D0及 D 相通，D0及 D 通过T7、T8 管与I/O及 I/O 线相通，即将单元的状态传送到I/O及 I/O 线上。如原存的信息为1，则I/O线为1， 线为0，通过运放读 I/O 出到数据总线上。读出操作不影响触发器状态，为非破坏性读 出。 由于静态RAM的基本存储单元所含的MOS管数目较多，故其 集成度较低；同时，其双稳态触发电路总有一个处于导通状态， 使静态RAM的功耗较大，这是静态RAM的两个缺点。其优点是不 需要刷新电路，简化了外部电路。0 04.39第6章 半导体存储器6.2 随机存取存储器(RAM)2. 静态RAM芯片举例 SRAM的芯片有不同的规格，常用的有B×4位)、 2102(1KB×1位)、2114(1KB×4位)、4118(1KB×8位)、 6116(2KB×8位)、6264(8KB×8位)和62256(32KB×8位)等。 随着大规模集成电路的发展，SRAM的集成度也在不断增大。 下面以SRAM芯片6264为例，介绍静态RAM的基本外部特性及 工作过程。 1) 6264芯片的内部结构 6264是采用CMOS工艺，容量为8KB×8位的高速、低功耗 SRAM芯片。其内部结构如图6.6所示。4.40第6章 半导体存储器6.2 随机存取存储器(RAM)(1) 存储矩阵：6264芯片有8192个存储单元，形成了 128×512的存储阵列。 (2) 地址译码器：地址线为13根，采用两级译码方式， 其中7根用于行译码地址输入，6根用于列译码地址输入，每 条列线控制8位，可形成128×512的存储阵列。 (3) I/O控制电路：分为输入数据控制电路和列I/O电路， 用于对信息的I/O进行缓冲和控制； (4) 片选及读/写控制电路：用于实现对芯片的选择及 读/写控制。4.41第6章 半导体存储器6.2 随机存取存储器(RAM)图6.6 SRAM 6264外部引脚及内部结构图4.42第6章 半导体存储器6.2 随机存取存储器(RAM)2) 6264芯片的外部引脚 6264芯片是28脚封装，可分为地址、数据和控制引脚3 种类型。 (1) A0～A12：13根地址信号线。一个存储芯片上地 址线的多少决定了该芯片有多少个存储单元。13根地址信 号线上的地址信号编码最大为213，即8192(8KB)个。也就 是说，芯片13根地址线上的信号经过芯片的内部译码，可 以决定选中6264芯片上8KB个存储单元中的哪一个。在与 系统连接时，这13根地址线通常接到系统地址总线的低13 位上，以便CPU能够寻址芯片上的每个单元。4.43第6章 半导体存储器6.2 随机存取存储器(RAM)(2) D0～D7：8根双向数据线。对SRAM芯片来讲，数据线 的根数决定了芯片上每个存储单元的二进制位数，8根数据线 说明6264 芯片的每个存储单元中可存储8位二进制数，即每 个存储单元有8位。使用时，这8根数据线与系统的数据总线 相连。当CPU存取芯片上的某个存储单元时，读出和写入的数 据都通过这8根数据线传送。 (3) 控制线： OE ：输出允许信号。只有当 OE 为低电平 时，CPU才能从芯片中读出数据。 WE 写允许信号。当 WE 为低电平时，允许数据写入芯片。 当 WE 为高电平,OE 为低电平时，允许数据从芯片中读出。 C ,C 片选控制端。仅当 C =“0”，C32=“1”时芯片才被选中， 才能对本芯片进行读写操作。 NC 空脚。S1 S2S14.44第6章 半导体存储器6.2 随机存取存储器(RAM)表6-1是6264芯片工作方式选择表。表6-1 6264芯片工作方式选择表 工作 方式 读操 作 写操 作 禁止 输出 未选 中 未选 中4.45数据线CS1CS211WE10OE0100数据输出数据输入01 X1X 01X X1X X高阻高阻 高阻第6章 半导体存储器6.2 随机存取存储器(RAM)3) 6264芯片的读/写操作时序 6264芯片的读操作时序如图6.7所示。为保证存储器正确 的读出数据，加到存储器的地址、数据和控制信号必须遵循 以下的时间顺序：将被读取单元的有效地址加到存储器的地 址线上；使片选信号CE1 , CE2 有效；输出允许信号OE 低电平 有效，经过一段延时后，所选择单元的内容出现在I/O数据线 上；最后片选信号 CE1 , CE2、输出允许信号 OE 无效，I/O数据 线呈高阻态，本次读出结束。4.46第6章 半导体存储器6.2 随机存取存储器(RAM)图6.7中，tRC是读周期时间，是芯片连续两次读操作所允 许的最小时间间隔，在此时间间隔内，地址数据必须保持稳定。 由于地址缓冲器、译码器等接口电路存在延时，因此当有效地 址加到存储器地址线上之后，必须等待一段时间tAA，CPU才能 从数据总线上读取到可靠的数据，这段时间tAA称为地址存取时 间。从片选信号有效到数据稳定输出，这段时间间隔记为tACS。 显然在进行存储器读操作时，只有在地址和片选信号加入，且 分别等待tAA和tACS以后，被读单元的内容才能稳定地出现在 I/O数据线上，这两个条件必须同时满足。输出访问时间tOE是 CPU发出的读信号加到端后，至少要等待tOE时间，才能从数据 总线上捕获数据。如果存储器的访问时间对CPU而言太长，则需 要插入等待周期来延长CPU的存储访问总线周期。随着技术的发 展，现有存储器芯片的存取时间已低于几个纳秒，基本能够满 足使用。但在自行设计的系统中，要充分考虑该问题。4.47第6章 半导体存储器6.2 随机存取存储器(RAM)图6.7 6264芯片的读操作时序图4.48第6章 半导体存储器6.2 随机存取存储器(RAM)6264芯片的写操作时序如图6.8所示。为保证存储器 正确的写入数据，加到存储器的地址、数据和控制信号必 须遵循以下的时间顺序：将被写入单元的有效地址加到存 储器的地址线上；使片选信号，有效，并保持有效到写周 期结束；写允许信号有效；待写入的数据在后沿被写入指 定的存储单元中；片选信号、写允许信号无效，数据输入 线变成高阻状态，本次写入结束。4.49第6章 半导体存储器6.2 随机存取存储器(RAM)图6.8 6264芯片的写操作时序图4.50第6章 半导体存储器6.2 随机存取存储器(RAM)图6.8中，tWC是写周期时间，是芯片连续两次写操作所 允许的最小时间间隔，在此时间间隔内，地址数据必须保持 稳定。tCW为片选信号的有效持续时间，它们开始于地址有效 之后有效前的某个时刻。地址建立时间tAS表示在写控制信号 有效前，地址必须稳定的一段最小时间。同时，在写信号失 效后，地址至少还要维持一段写恢复时间tWR。为了保证对慢 速存储器芯片的写入，写信号有效的时间不得小于写脉冲宽 度tWP。此外，对于写入的数据，应在写信号失效前tDW时间 内保持稳定，且在写信号失效后继续保留tDH时间。 6264芯片的功耗很小(工作时为15mW，未选中时仅10)， 因此在简单的应用系统中，CPU可直接和存储器相连，不用增 加总线驱动电路。4.51第6章 半导体存储器6.2 随机存取存储器(RAM)6.2.2 动态RAM 动态RAM是利用MOS管栅极分布电容的充放电来保存信 息的，具有集成度高、功耗小，价格低等特点，微机内存 储器几乎毫无例外地都是由DRAM组成。但由于电容存在漏 电现象，存储的数据(电荷)不能长久保存，因此需要专门 的动态刷新电路，定期给电容补充电荷，以避免存储数据 的丢失。 常见的动态RAM存储单元有4管、3管和单管3种。由于 单管电路所需的元件数量少，集成度高，因此以它为例介 绍动态RAM的存储原理。4.52第6章 半导体存储器6.2 随机存取存储器(RAM)1. 动态RAM基本存储单元 单管动态存储单元如图6.9所示，它由一个MOS管T1和 电容C构成。信息存储在电容C上。当电容C上充有电荷时， 表示该存储单元保存信息“1”。反之，当电容C上没有电 荷时，表示该单元保存信息“0”。 写操作时，地址译码线(字选线)有效，选中该单元， 使T1管导通，存储电容C与数据线D连通，由数据线D对存储 电容C充电或放电，将信息存入存储电容C中。当存储电容C 上有电荷，表示写入了“1”；存储电荷C上无电荷，表示 写入了“0”。4.53第6章 半导体存储器6.2 随机存取存储器(RAM)图6.9 单管动态存储单元4.54第6章 半导体存储器6.2 随机存取存储器(RAM)读操作时，字选择线为高电平，存储在电容C上的电荷， 通过T1输出到数据线上，对分布电容CD充电或放电，改变 分布电容CD上的电压，即可读出所保存的信息。 刷新操作时，由于动态RAM存储单元实质上是依靠T1管 栅极电容的充放电原理来保存信息的，因此一般在2ms左右 电荷就会泄漏，造成信息丢失；另外，数据读出后，存储 电容C上的信息也被破坏。所以必须配备读出再生放大电路， 及时为DRAM各存储单元的内容进行刷新。4.55第6章 半导体存储器6.2 随机存取存储器(RAM)这种单管动态存储元电路的优点是结构简单、集成度 较高且功耗小。缺点是列线对地间的寄生电容大，噪声干 扰也大。因此，要求存储电容C值做得比较大，刷新放大 器应有较高的灵敏度和放大倍数。 2. 动态RAM芯片举例 2164A是一种64KB×1的动态RAM存储器芯片，它的基 本存储单元采用的是单管存储电路，片内有65536个基本 存储单元，每个基本存储单元存放一位二进制信息。其他 的典型芯片有等。4.56第6章 半导体存储器6.2 随机存取存储器(RAM)1) 2164A的内部结构 图6.10所示是2164A的内部结构。64KB存储体由4个 128×128的存储矩阵组成，每个128×128的存储矩阵由7条 行地址线和7条列地址线进行选择，在芯片内部经地址译码 后可分别选择128行和128列。7位行地址经1/128行译码器 产生128条行选择线，7位列地址经1/128行译码器产生128 条列选择线。128读出放大器与4个128×128的存储阵列相 对应，共有4个128读出放大器，它们能接收由行地址选通 的4×128个存储单元的信息，经放大后，再写回原存储单 元，因此128读出放大器是实现刷新操作的重要部分。4.57第6章 半导体存储器6.2A0 A1 A2 A3 A4 A5 A6 A78位 地址 锁存器随机存取存储器(RAM)128×128 存储矩阵 128读出放大器 1/2(1/128 列译码器) 128读出放大器 128×128 存储矩阵 1/128行 译码器 1/128行 译码器 128×128 存储矩阵 128读出放大器 1/2(1/128 列译码器) 128读出放大器 128×128 存储矩阵 4选 1 I/O 控制 输出 缓冲器DOUTRAS CAS WE DIN行时钟 缓冲器列时钟 缓冲器写允许时 钟缓冲器数据输入 缓冲器图6.10 2164A的内部结构4.58第6章 半导体存储器6.2 随机存取存储器(RAM)从图中可以看出，动态RAM与静态RAM一样，都是由许 多基本存储单元电路按照行、列排列组成二维存储矩阵。 为了降低芯片的功耗，保证足够的集成度，减少芯片对外 封装引脚数目和便于刷新控制，DRAM芯片都设计成位结构 形式，即每个存储单元只有一位数据位，一个芯片上含有 若干字，如4KB×1位，8KB×1位，16KB×1位，64KB×1位 或256KB×1位等。动态存储体的这一结构形式是DRAM芯片 的结构特点之一。4.59第6章 半导体存储器6.2 随机存取存储器(RAM)由于2164A是64KB×1位芯片，因此要寻址64KB个基本存 储单元，需要16根地址线。为了减少引脚数目，减小封装面 积，芯片只提供了8条地址线。因此，该芯片采用行地址线 和列地址线分时工作的方式。外部地址分两次传送，第一次 由行地址选通信号，把先送来的8位地址作为行地址，锁存 在行地址锁存器中；第二次由列地址选通信号，将后送来的 8位地址作为列地址，锁存在列地址锁存器中，再由读/写控 制信号控制数据读出/写入。因为16位的存储单元地址信号 是分两次得到的。所以访问DRAM时，访问地址需要分两次打 入，这也是DRAM芯片的特点之一。行、列地址线的分时工作， 可以使DRAM芯片的对外地址线引脚大大减少，仅需与行地址 线相同即可。4.60第6章 半导体存储器6.2 随机存取存储器(RAM)4选1，I/O门电路由行、列地址信号的最高位控制， 能从相应的4个存储矩阵中选择一个进行I/O操作。数据 I/O缓冲器用来暂存要I/O的数据。行、列时钟缓冲器用 来协调行、列地址的选通信号。写允许时钟缓冲器用来 控制芯片的数据传送方向。 2) Intel 2164A的外部引脚 Intel 2164A是具有16个引脚的双列直插式集成电 路芯片，如图6.11所示。 A0～A7：8根地址引脚，用来分时接收CPU送来的8位行、 列地址。4.61第6章 半导体存储器6.2 随机存取存储器(RAM)RAS ：行地址选通信号，输入，低电平有效。有效时，将行地址锁存到芯片内部的行地址锁存器中。 将列地址锁存到芯片内部的列地址锁存器中。 行写操作；否则，执行读操作。CAS ：列地址选通信号，输入，低电平有效。有效时，WE ：写允许控制信号，输入。当其为低电平时，执DIN：数据输入引脚，当CPU写入数据时，写入数据 由DIN写入芯片内部。 DOUT：数据输出引脚，当CPU读出数据时，读出的数 据由DOUT输出到数据总线上。 VDD：+5V电源引脚。 Vss：接地引脚。 N/C：空引脚。4.62第6章 半导体存储器6.2 随机存取存储器(RAM)3) 2164A的工作方式与时序 (1) 读操作。在对2164A的读操作过程中，首先接收来 自CPU的行列地址信号，译码后选中相应的存储单元，将保 存的一位信息经DOUT数据输出，送到系统数据总线上。 2164A的读操作时序如图6.12所示。 从图中可以看出，行地址要先于信号有效，并且必须在 有效后再维持一段时间。同样，列地址也应领先于列地址锁 存信号有效，且列地址也必须在有效后再保持一段时间。要 从指定的单元中读取信息，必须在有效后，使也有效。存储 单元中信息的读写，取决于控制信号。为实现读出操作，要 求控制信号为高电平，且必须在有效前变为高电平。4.63第6章 半导体存储器6.2 随机存取存储器(RAM)N/C DIN WE RAS A0 A2 A1 VDD4.641 2 3 4 5 6 7 816 15 14 13 12 11 10 9VSS CAS DOUT A6 A3 A4 A5 A7图6.11 Intel 2164A引脚第6章 半导体存储器6.2 随机存取存储器(RAM)图6.12 2164A读操作的时序4.65第6章 半导体存储器6.2 随机存取存储器(RAM)(2) 写操作。2164A的写操作时序如图6.13所示。其写操 作过程与读操作过程基本类似。区别是写信号 WE 为低电平有 效，将要写入的数据从DIN写入。 2164数据的读出和写入是分开的，由 WE 控制读写，当 WE 为高电平时读出，即所选中单元的内容经过三态输出缓冲器在 DOUT引脚读出。当为低电平时实现写入，DIN引脚上的信号经 输入三态缓冲器对选中单元进行写入。2164没有片选信号，实 际上用行选通信号RAS 作为片选信号。4.66第6章 半导体存储器6.2 随机存取存储器(RAM)(3) 刷新操作。所谓刷新，就是每隔一定时间(一般每 隔2ms)就对DRAM的所有单元进行读出，经读出放大器 放大后再重新写入原电路中，以维持存储电容上的电荷， 从而使所存信息保持不变。虽然每次进行的正常读/写存 储器的操作也相当于进行了刷新操作，但由于CPU对存 储器的读/写操作是随机的，并不能保证在2ms时间内能 对内存中所有单元都进行一次读/写操作，以达到刷新效 果。所以，对DRAM必须设置专门的外部控制电路和安 排专门的刷新周期来系统地对DRAM进行刷新。4.67第6章 半导体存储器6.2 随机存取存储器(RAM)2164A的刷新时序如图6.14所示。刷新是按行进行的。 在进行刷新操作时，行选通信号 RAS 有效，列选通信号 CAS 无效。芯片只接收从地址总线上发来的行地址(其中RA7不 起作用)，7位行地址RA6～RA0送到行译码器，译码得到 的刷新地址同时加到4个存储矩阵上，刷新时一次选中一 行512个存储电路，对选中的行在内部读出并回写，实现 对内部电容的充电，达到保存数据的目的。由于刷新时 CAS 无效，因此不会有数据输出发生。4.68第6章 半导体存储器6.2 随机存取存储器(RAM)图6.14 2164A刷新操作时序4.69第6章 半导体存储器6.2 随机存取存储器(RAM)由于微机内存的实际配置已从640KB发展到256MB、 512MB，甚至更高，因此要求配套的DRAM集成度也越 来越高。容量为1MB×1、1MB×4、4MB×1以及更高集 成度的存储器芯片已大量使用。通常，把这些芯片放在内 存条上，用户只需把内存条插到系统板上提供的存储条插 座上即可使用。 4) DRAM芯片的应用 DRAM芯片在使用中既要有读写操作，又要频繁地进 行刷新，因此，DRAM的连接和控制要比SRAM复杂。下 面通过一个简化的电路来说明DRAM的使用。4.70第6章 半导体存储器6.2 随机存取存储器(RAM)图6.15所示的是PC/XT微机内DRAM连接的简化电路图， 图中虚线画的长方体表示由8片(加奇偶校验位则为9片)2164 DRAM组成的64KB存储器。74LS158是二选一的地址多路开 关，74LS245为双向驱动器。CPU读写存储器的某个单元时， 由DRAM控制电路送出行地址锁存信号，同时ADDSEL＝0， 使74LS158的A组导通，地址总线的低8位 A0～A7(行地址信 号)通过74LS158加到存储器芯片上，并在作用下锁存于芯片 内部。60ns后，ADDSEL＝1，74LS158的B组被接通，地址 总线的A8～A15(列地址信号)通过74LS158加到存储器芯片， 延迟40ns后将其锁存于存储芯片内部。最后，在存储器读/写 信号/控制下，实现数据的读写。4.71第6章 半导体存储器6.2 随机存取存储器(RAM)PC/XT微机中DRAM的刷新是利用DMA控制器8237A 来实现的。可编程定时器8253每隔15.12μs产生一个定时 信号，用作DMA控制器8237通道0的请求信号。随后， 8237在其端产生一个低电平，使行地址信号为低电平，列 地址锁存信号为高电平，并且送出刷新用的行地址，实现 一次刷新。4.72第6章 半导体存储器6.2 随机存取存储器(RAM)图6.15 PC/XT微机的DRAM连接简化电路图4.73第6章 半导体存储器6.3 只读存取存储器(ROM)只读存储器(ROM)的信息在运行时是不能被改变的， 只能读出，不能写入。突然掉电后信息不丢失，具有 非易失性，故常用来存放一些固定程序及数据常数， 如监控程序、IBM PC中的BIOS程序等。ROM比RAM的集 成度高，成本低，在不断地发展变化中，ROM器件出现 了掩模ROM、PROM、EPROM、EEPROM等各种不同类型。4.74第6章 半导体存储器6.3 只读存取存储器(ROM)6.3.1 掩模ROM 掩模ROM的信息是在芯片制造时由厂家写入的，一旦成 为产品，其信息是无法修改的。因此，掩模ROM在出厂时内 部存储的数据就已经“固化”在里边了。当产量较少时， 掩模ROM的成本很高，但如果是批量生产则相当便宜。所以 掩模ROM总是用来存放不需要修改的程序或数据。 图6.16是一个简单的4×4位的MOS ROM存储阵列，采用 单译码方式。有两位地址输入A0、A1，译码后输出4条字选 择线，每条字选择线选中一个字，每个字为4位。4.75第6章 半导体存储器6.3 只读存取存储器(ROM)图6.16 4×4位的掩模ROM存储阵列4.76第6章 半导体存储器6.3 只读存取存储器(ROM)在行和列的交点，有的连有MOS管，有的没有，这是厂 家根据用户提供的程序对芯片图形进行二次光刻所决定的。 若有MOS管与其相连，则相应的MOS管就导通，这些位线的 输出就是低电平，表示逻辑“0”；而没有MOS管与其相连 的位线，输出的就是高电平，表示逻辑“1”。 例如，地址线A1A0=10，则选中字线2。字线2上由于位 线1和位线0有MOS管与其相连，则输出为0；而位线3和位线 2没有MOS管与之相连，则输出为1。即从位线D3D2D1D0读出 的值为1100，如表6-2所示。4.77第6章 半导体存储器6.3D3只读存取存储器(ROM)表6-2 掩模ROM的内容 D2 D1 D0位线00110位线11001位线21100位线34.781010第6章 半导体存储器6.3 只读存取存储器(ROM)从以上介绍可知，掩模ROM存储矩阵的内容完全取决于 芯片制造过程，一旦制造芯片完成，用户是无法变更其内容 的。 6.3.2 可编程ROM(PROM) 掩模ROM存储单元的信息在出厂时就已经固定下来了， 用户无法修改，给使用者带来了不便。PROM可解决这个矛盾。 PROM是一种允许用户编程一次的ROM，其存储单元通常用二 极管或晶体管实现。PROM在出厂时，其存储单元的内容为全 1或全0，用户可以根据自己的需要，在通用或专用的编程器 上将某些单元改写为0或者1。4.79第6章 半导体存储器6.3 只读存取存储器(ROM)图6.17 熔丝式PROM结构示意图4.80第6章 半导体存储器6.3 只读存取存储器(ROM)图6.17所示为一种熔丝式PROM结构示意图，它是采 用双极型晶体管作存储单元，管子的发射极上连接了可 熔性金属丝，也称为“熔丝式”PROM。出厂时，管子将 位线与字选线连通，所有熔丝都是接通的，表示存有0 信息。如要使某些单元改写为1，只需通过编程，给这 些单元通以足够大的电流将熔丝烧断即可。这个写入的 过程称之为固化程序。熔丝烧断后不能恢复，因此， PROM只能进行一次编程。4.81第6章 半导体存储器6.3 只读存取存储器(ROM)6.3.3 可擦除可编程ROM(EPROM) 虽然PROM可以实现一次编程，但在很多应用场合，需 要对程序进行多次修改，这就要求存储芯片能多次重复擦 除重复编程。EPROM是广泛应用的可擦除可重写的只读存 储器。在其芯片的顶部开有一个石英玻璃的窗口，当内容 需要改变时，可通过紫外线擦除器对窗口照射 15~20min(视具体型号而异)后，擦除原有信息，使存储单 元的内容恢复为初始状态FFH，从而擦除了写入的信息。 之后，用专门的编程器(或称烧写器)把程序重新写入。编 程后，应在其照射窗口贴上不透光封条，以避免存储电路 中的电荷在日光照射下缓慢泄露，使信息能长期保存。 EPROM通常用于系统的开发阶段，由于它可擦除，故可反 复使用。4.82第6章 半导体存储器6.3 只读存取存储器(ROM)1. 基本存储电路 EPROM基本存储单元的结构和工作原理如图6.18所示。 通常EPROM的基本存储单元采用浮置栅极场效应管 FAMOS(Floating Avalanche injection MOS)。该管是在N 型的基底上做出两个高浓度的P型区，从中引出场效应管 的源极S和漏极D；在源极与漏极之间有一个由多晶硅做成 的栅极，但它是浮空的，被一层绝缘物SiO2所包围，称为 浮置栅极。芯片出厂时，所有FAMOS管的栅极上没有电子 电荷，源、漏两极间无导电沟道形成，管子不导通，表示 存放的信息是1；当浮置栅极被注入电荷后，源极与漏极 之间感应出导电沟道，表示该存储单元保存的信息为 “0”。由于浮置栅悬浮在绝缘层中，所以一旦带电后， 电子很难泄漏，使信息得以长期保存。4.83第6章 半导体存储器6.3 只读存取存储器(ROM)2. 编程和擦除 EPROM的编程过程实际上就是对某些单元写入0的过程， 也就是向有关的FAMOS管的浮置栅注入电子的过程。采用的办 法是：在漏极和源极之间加上约25V的反向电压，同时加上编 程脉冲信号(宽度约为50ns)，则漏极与源极瞬时产生雪崩式 击穿，一部分电子在强电场作用下通过绝缘层注入到浮栅中。 当高电压撤除后，由于浮栅被SiO2绝缘层包围，所以注入的 电子无泄漏通道，负电荷仍保留在栅极上，从而使相应单元 导通，表明将0写入了该单元。 擦除的原理与编程相反，通过向浮管置栅上的电子注入 能量，使得它们逃逸。擦除存储单元中保存的信息必须用一 定波长的紫外光对准芯片窗口，在近距离内连续照射 15~20min，使负电荷获取足够的能量，形成光电流流入基片， 使浮栅恢复初态不再带有电荷，原来存储的信息也就不存在 了。4.84第6章 半导体存储器6.3 只读存取存储器(ROM)图6.18 EPROM基本存储单元的结构和工作原理4.85第6章 半导体存储器6.3 只读存取存储器(ROM)3. 典型EPROM芯片 典型的EPROM芯片见表6-3。这些芯片可采用NMOS或 CMOS两种工艺制造，若芯片名称中有字母C，表示是用 CMOS工艺制造，如27C64。采用CMOS工艺制造的芯片功 耗低。本节以2716为例介绍EPROM的性能、工作方式。4.86第6章 半导体存储器6.3 只读存取存储器(ROM)表6-3 典型EPROM芯片 EPROM C64 密度(位) 16K 32K 64K 容量(字节) 2K×8 4K×8 8K×827C12827C25612825616K×832K×827C51227C0104.875121M64K×8128K×8第6章 半导体存储器6.3 只读存取存储器(ROM)1) 2716芯片的引脚功能 2716采用NMOS制造工艺，容量为2KB，为24脚双列直插芯 片，其引脚及内部结构如图6.19所示。 Al0～A0：11根地址线，输入。可寻址片内的2KB个存储单 元。 O7～O0：8位数据线。正常工作时为数据输出线，编程时 为数据输入线。 CE ：片选信号，输入。低电平有效，当 CE 为低电平时， 表示选中该芯片。 OE ：数据输出允许信号，输入。低电平有效，用以允许数据输出。Vpp：编程电压输入。编程时在该引脚上加编程电压，不 同芯片其Vpp不同，可以是+12.5V、+25V等。 Vcc：+5V电源。 GND：地。4.88第6章 半导体存储器6.3 只读存取存储器(ROM)图6.19 2716的引脚及内部结构图4.89第6章 半导体存储器6.3 只读存取存储器(ROM)2) 2716的内部结构 256×256存储阵列：2716存储器芯片的存储阵列由 2KB×8个带有浮动栅的MOS管构成，可保存2KB×8位二进制信 息。 X译码器：也称为行译码器，可对7位行地址进行译码。 Y译码器：也称为列译码器，可对4位列地址进行译码。 数据输出缓冲器：实现对输出数据的缓冲。 输出允许、片选和编程逻辑：实现片选及控制信息的读/ 写。 3) 2716的工作方式与操作时序 2716有6种工作方式，见表6-4。前3种Vpp接+5V，为正常 工作状态；后3种Vpp接+25V，为编程工作状态。4.90第6章 半导体存储器6.3工作方 式 读出 备用 读出禁 止 编程写 入 编程校 验 编程禁 止4.91只读存取存储器(ROM)表6-4 2716工作方式 Vcc ＋5V ＋5V ＋5V ＋5V ＋5V ＋5V Vpp ＋5V ＋5V ＋5V ＋25V ＋25V ＋25V O7～O0 输出 高阻 高阻 输入 输出 高阻CE0 1 0 正脉冲 0 0 0 × 1 1 0 1OE第6章 半导体存储器6.3 只读存取存储器(ROM)(1) 读方式：这是2716正常的工作方式，也是其在微 机系统中的主要工作方式。此时，Vcc 和Vpp均接+5V电源， 当从存储单元读取数据时，首先要地址有效，经时间tACC 后，所选中单元的内容就可由存储阵列中读出，但能 否送至外部的数据总线，还取决于片选信号CE 和输出允许信号 OE 。从时序图中可看出,从 CE有效经过tCS时间以及从OE 有效经过时间tOE，芯片的输出三态门才能完全打开，数据 才能送到数据总线。其读操作的时序图，如图6.20所示。4.92第6章 半导体存储器6.3 只读存取存储器(ROM)(2) 备用方式：当 CE 为高电平时，2716工作在备用方式， 输出为高阻态。此时芯片功耗下降。 (3) 读出禁止方式：当 OE 为低电平时，2716存储单元 的内容被禁止读出，输出为高阻态。 (4) 编程写入方式：该方式下Vcc接+5V电源，Vpp接+25V 电源，OE =1，从 CE 为高电平且 CE 引脚输入宽度约为45ms 的编程正脉冲，即可将字节数据写入到相应的存储单元。4.93第6章 半导体存储器6.3地址只读存取存储器(ROM)地址有效CE OEtACC tCE tOE... ... ... ... ...有效输出 高阻输出 高阻图6.20 2716读操作时序图4.94第6章 半导体存储器6.3 只读存取存储器(ROM)(5) 编程校验方式：为了检查写入的数据是否正确， 2716提供了两种校验方式。一是可以在编程过程中按字节进 行校验，另一种方式是在编程结束后，对所有数据进行校 OE =0,CE =0. 验。校验时VCC =+5V，VPP=+25V， (6) 编程禁止方式：该方式主要用于对多块2716同时 编程的场合，通过控制编程正脉冲来实现。当某块2716编程禁止时， OE =0 CE =0，数据线为高阻态。4.95第6章 半导体存储器6.3 只读存取存储器(ROM)6.3.4 电可擦除可编程ROM(EEPROM) EPROM的优点是芯片可多次重复编程，但编程时必 须把芯片从电路板上取下，用专门的编程器进行编程， 并且是对整块芯片编程，不能以字节为单位擦写。这在 实际使用时很不方便，所以在很多情况下需要使用 EEPROM。 EEPROM与EPROM不同，在擦除和编程写入时，不需 要从系统中取下，直接可用电气方式在线编程和擦除； 并且是按字节进行编程和擦除。4.96第6章 半导体存储器6.3 只读存取存储器(ROM)1、EEPROM的基本存储EEPROM基本存储电路的结构示意图，如图6.21所示。其 工作原理与EPROM类似，也是采用浮栅技术的可编程存储器。当 浮栅上没有电荷时，MOS管的漏极和源极之间不导电；若设法使 浮栅带上电荷，则MOS管就导通。在EEPROM中，使浮栅带上电荷 和擦除电荷的方法与EPROM不同。在EEPROM中，浮栅延长区与漏 区之间的交叠处有一个厚度约为80( 8nm)的薄绝缘层，当漏极 接地，控制栅加上足够高的电压时，在交叠区产生的强电场作 用下，电子通过绝缘层到达浮栅，使浮栅带负电荷，起编程作 用。这一现象称为“隧道效应”，因此，该MOS管也称为隧道 MOS管。当控制栅接地时漏极加一正电压，产生与上述相反的过 程，即浮栅放电，起擦除作用。与EPROM相比，EEPROM是用电擦 除，擦除的速度要快得多。4.97第6章 半导体存储器6.3 只读存取存储器(ROM)图6.21 EEPROM基本存储电路结构示意图4.98第6章 半导体存储器6.3 只读存取存储器(ROM)EEPROM电擦除的过程就是改写过程，可以按字节为 单位进行，而不像EPROM需要整片擦除。EEPROM具有ROM 的非易失性，又具备类似RAM的功能，可以随时改写(可 重复擦写1万次以上)。目前，大多数EEPROM芯片内部都 备有升压电路。因此，只需提供单电源供电，便可进行 读、擦除/写操作，为数字系统的设计和在线调试提供 了极大的方便。常用的典型芯片容量见表6-5。4.99第6章 半导体存储器6.3 只读存取存储器(ROM)表6-5 常用EEPROM芯片容量EEPROM28C1728C6428C256X28C51228C01028C02028C040容量2K×88K×832K×864K×8128K×8 256K×8512K×84.100第6章 半导体存储器6.3 只读存取存储器(ROM)2. EEPROM的典型芯片AT28C64 1) AT28C64芯片的引脚功能 AT28C64是采用CMOS工艺制造的8K×8位的电可擦除可编 程ROM。为28脚双列直插芯片，其引脚图如图6.22所示。 Al2～A0：13根地址线，输入。可寻址片内的8K个存储单 元。 I/O7～I/O0：8位数据线。正常工作时为数据输出线，编 程时为数据输入线。4.101第6章 半导体存储器6.3 只读存取存储器(ROM)图6.22 AT28C64的引脚图4.102第6章 半导体存储器6.3 只读存取存储器(ROM)CE ：片选信号，输入，低电平有效。当 CE =0时，表示选中该芯片，可进行读写操作。OE ：数据输出允许信号，输入，低电平有效。当 CE =0， OE =0，WE =1时，允许数据输出。 OE WE：写允许信号，输入，低电平有效。当 CE =0， =1， WE =0时，允许将数据写入指定的存储单元。RDY/BUSY：写结束状态信号，输出。写入数据时，该引脚 为低电平；一旦写入完成，即变为高电平。 Vcc：+5V电源。 GND：接地。4.103第6章 半导体存储器6.3 只读存取存储器(ROM)2) AT28C64芯片的工作方式 AT28C64主要的工作方式见表6-6。表6-6 AT28C64主要的工作方式 工作方式 读出 备用 写入 擦除 I/O7～I/O0CE 01 0 0OE 0× 1 12VWE 1× 0 0输出 高阻 输入 高阻4.104第6章 半导体存储器6.3 只读存取存储器(ROM)(1) 读方式：从EEPROM读出数据的过程与从SRAM中读取数据的过程类似。当 CE =0， OE =0， WE =1时，被选中存储单元的内容被读到8位数据线上。 (2) 备用方式：当 CE 为高电平时，AT28C64工作在备用方式， 输出为高阻态。此时芯片功耗下降，工作电流仅为100。4.105第6章 半导体存储器6.3 只读存取存储器(ROM)(3) 写入方式：EEPROM在编程写入时，有两种方式，字 节写入方式和页写入方式。 OE 字节写入方式是一次写入一个字节数据。当进入写周期时， 为高电平， 与WE 为低电平。在 CE 或 WE 的下降沿锁存地 CE 址信息，在上升沿锁存将要写入的新数据。在写入新数据之前， 要先对存储单元进行擦除操作。RDY/BUSY引脚可用来检查写操 作是否结束，只有当RDY/BUSY为高电平时，才可能是下一字节 的写入。4.106第6章 半导体存储器6.3 只读存取存储器(ROM)页写入方式是在一个写周期内完成一页的写入。一页的 大小取决于EEPROM内部页寄存器的大小。如AT28C64的内部页 寄存器为64B，一页数据在内存中顺序排列。采用页写入方式 时，其内部操作是先将要写入的数据写入到页缓冲器中，将 要写入的页单元内容自动擦除，最后把页缓冲器中的内容写 到相应的单元中。 (4) 擦除方式：擦除实际上就是向存储单元中写入“FFH” 的操作。EEPROM既可以一次擦除一个字节，也可以整片擦除。 当要擦除一个字节时，只要向该单元写入数据FFH，就相当于 擦除了该单元。如果要擦除整个芯片，可利用 EEPROM的片擦除功能。在AT28C64中，使 CE =0， OE =0 引脚加+12V电压，同时使 WE 为低电平，并持续10ms，则芯片 中的所有数据位都被清为1。4.107第6章 半导体存储器6.3 只读存取存储器(ROM)6.3.5 Flash存储器(Flash Memory) EEPROM能够在线编程，可以自动写入，在使用方便性 及写入速度两个方面都较EPROM进了一步。但是，其编程时 间相对RAM而言还是较长，特别是对大容量的芯片更显突出。 所以，人们希望有一种写入速度类似于RAM，断电后内容又 不丢失的存储器。一种称为Flash存储器(Flash Memory)的 新型EEPROM由此被研制出来。 Flash Memory是一种新型的半导体存储器。和EEPROM 相比，Flash Memory可实现大规模快速电擦除，编程速度 快，断电后具有可靠的非易失性等特点，因此，一经问世 就得到了广泛的应用。Flash存储器可重复使用，可以被擦 除和重新编程几十万次而不会失效。在数据需要经常更新 的可重复编程应用中，这一性能是非常重要的。4.108第6章 半导体存储器6.3 只读存取存储器(ROM)Flash Memory展示出了一种全新的PC存储器技术。作为 一种高密度、非易失的读写半导体技术，它特别适合作固态 磁盘驱动器；或以低成本和高可靠性替代电池支持的静态 RAM。由于便携式系统既要求低功耗、小尺寸和耐久性，又 要求保持高性能和功能的完整，因而该技术的固有优势就十 分明显。它突破了传统的存储器体系，改善了现有存储器的 特性。Flash Memory的主要特点为：4.109第6章 半导体存储器6.3 只读存取存储器(ROM)1. 固有的非易失性 它不同于静态RAM，不需要备用电池来确保数据存 留，也不需要磁盘作为动态RAM的后备存储器。 2. 可直接执行 由于省去了从磁盘到RAM的加载步骤，查询或等待 时间仅决定于闪速存储器，用户可充分享受程序和文件 的高速存取以及系统的迅速启动。4.110第6章 半导体存储器6.3 只读存取存储器(ROM)3. 经济的高密度 Intel的1M位Flash Memory的成本按每位计要比静态 RAM低一半以上(不包括静态RAM电池的额外花费和占用空 间)。Flash Memory的成本比容量相同的动态RAM稍高，但 却节省了辅助(磁盘)存储器的额外费用和空间。 4. 固态性能 Flash Memory是一种低功耗、高密度且没有移动部分 的半导体技术。便携式计算机不再需要消耗电池以维持磁 盘驱动器运行，或由于磁盘组件而额外增加体积和重量。 用户不必再担心工作条件变坏时磁盘会发生故障。4.111第6章 半导体存储器6.3 只读存取存储器(ROM)总之，Flash Memory是一种低成本、高可靠性的读写非 易失性存储器。从功能上讲，由于随机存取的特点，Flash Memory也可看作是一种非易失的ROM，因此它成为能够用于程 序代码和数据存储的理想媒体。Flash Memory存取速度比 DRAM略慢，经改进，目前存取速度已突破了30ns或更高。 由于Flash Memory所具有的独特优点，Pentium II以后 的主板都采用了这种存储器存放BIOS程序。Flash的可擦可写 特性，使BIOS程序可以及时升级。Flash Memory芯片与同容 量的EPROM引脚完全兼容。典型Flash 芯片有29C256(32KB×8 ＝256KB位)、29C512(64KB×8＝512KB位)、 29C010(128KB×8=1MB位)、29C020(256KB×8＝2MB位)、 29C040(512KB×8=4MB位)、29C080(1024KB×8＝8MB位)等。4.112第6章 半导体存储器6.4 存储器的接口技术在微机系统中，存储器通过总线与CPU相连。CPU对存 储器进行读写操作时，首先是由地址总线给出地址信号， 选择要进行读/写操作的存储单元，然后通过控制总线发 出相应的读/写控制信号，最后才能在数据总线上进行数 据交换。所以，存储器芯片与CPU之间的连接，实质上就 是与其数据总线、地址总线和控制总线这3种系统总线的 连接。4.113第6章 半导体存储器6.4 存储器的接口技术6.4.1 存储器接口设计应考虑的问题 在进行存储器接口设计时，要考虑以下4个问题。 1. CPU总线的负载能力 CPU的总线驱动能力是有限的，微处理器输 出线的直流负载能力一般为5个TTL或10个CMOS逻辑器件。 现在的存储器一般都为MOS电路，直流负载很小，故在小型 系统中，CPU可以直接与存储器相连。而在较大的系统中， 由于CPU的接口电路较多，存储芯片容量较大，此时不仅要 考虑直流负载，还要考虑交流负载(主要是电容负载)，若 CPU的负载能力不能满足要求，则用缓冲器输出所来带的负 载也要考虑。对单向传送的地址和控制总线，可采用三态 锁存器和三态单向驱动器等来加以锁存和驱动，对双向传 送的数据总线，可以采用三态双向驱动器来加以驱动。4.114第6章 半导体存储器6.4 存储器的接口技术2. 存储器的地址分配和片选 内存通常分为RAM和ROM两大部分，而RAM又分为系统 区(即机器的监控程序或操作系统占用的区域)和用户区， 用户区又要分成数据区和程序区，ROM的分配也类似，所 以内存的地址分配是一个重要问题。另外，目前生产的存 储器芯片，单片的容量仍然是有限的，通常总是要由许多 片才能组成一个存储器，这里就存在一个如何产生片选信 号的问题。4.115第6章 半导体存储器6.4 存储器的接口技术3. CPU时序和存储器存取速度之间的配合 CPU在对存储器读或写操作时，是有固定时序的，CPU 在发出地址和读写控制信号后，存储器必须在规定时间内 读出或写入数据。存储器的读取速度必须满足CPU的时序要 求，否则要考虑加入等待周期TW，甚至是更换存储器芯片。 4. 控制信号的连接 CPU在与存储器交换信息时，通常有以下几个控制信 号(对来说)：/M(IO/)，，以及WAIT信号。这些 信号与存储器要求的控制信号相连，以实现所需的控制功 能。4.116第6章 半导体存储器6.4 存储器的接口技术6.4.2 存储器的扩展技术 存储器与CPU的连接包括存储器与数据总线、地址总 线和控制总线的连接。由于存储芯片的容量有限，在构成 实际的存储器时，单个芯片往往不能满足存储器位数(数 据线的位数)或字数(存储单元的个数)的要求，需要用多 个存储芯片进行组合，以满足对存储容量的要求。这种组 合称为存储器的扩展，通常有位扩展、字扩展和字位扩展 3种方式。4.117第6章 半导体存储器6.4 存储器的接口技术1. 位扩展 在微机中，存储器的大小通常是按字节来度量的。 如果一个存储芯片不能同时提供8位数据，就必须把几块 芯片组合起来使用，这就是存储器芯片的“位扩展”。现 在的微机可以同时对存储器进行64位的存取，这就需要在 8位的基础上再次进行“位扩展”。位扩展把多个存储芯 片组成一个整体，使数据位数增加，但单元个数不变。经 位扩展构成的存储器，每个单元的内容被存储在不同的存 储器芯片上。4.118第6章 半导体存储器6.4 存储器的接口技术以SRAM Intel 2114芯片为例，其容量为1KB×4位，数 据线为4根，每次读写操作只能从一块芯片中访问到4位数 据；而计算机要用2114芯片构成1KB的内存空间，需2块该 芯片，在位方向上进行扩充。在使用中，将这两块芯片看 作是一个整体，它们将同时被选中，共同组成容量为1KB的 存储器模块，称这样的模块为芯片组。 位扩展构成的存储器在电路连接时采用的方法是：将 每个存储器芯片的数据线分别接到系统数据总线的不同位 上，地址线和各类控制线(包括选片信号线、读/写信号线 等)则并联在一起。4.119第6章 半导体存储器6.4 存储器的接口技术【例6.1】 用1KB×4的2114芯片构成lKB×8的存储器系统。 由于每个芯片的容量为1KB，故满足存储器系统的容量 要求。但由于每个芯片只能提供4位数据，故需用2片这样 的芯片，它们分别提供4位数据至系统的数据总线，以满足 存储器系统的字长要求。电路的设计如下： ① 每个芯片的10位地址线按引脚名称一一并联，按次 序接到系统地址总线的低10位。 ② 数据线按芯片编号连接，1号芯片的4位数据线依次 接至系统数据总线的D0～D3，2号芯片的4位数据线依次接 至系统数据总线的D4～D7。 ③ 两个芯片的端并联，接到系统控制总线的存储器写 信号。例如CPU为，可由和/M或IO/的组合来承担。4.120第6章 半导体存储器6.4 存储器的接口技术④ 片选信号并联后接至地址译码器的输出端，而地址 译码器的输入则由系统地址总线的高位来承担。 具体连线如图6.23所示。图6.23 位扩展电路连接图4.121第6章 半导体存储器6.4 存储器的接口技术从图中可以看出，存储器每个存储单元的内容都存 放在不同的存储芯片中。1号芯片存放的是存储单元的低 4位，2号芯片存放的是存储单元的高4位。而总的存储单 元个数保持不变。当存储器工作时，系统同时选中两个 芯片，在读/写信号的作用下，两个芯片的数据同时读出 或写入，产生一个字节的输入/输出。根据硬件连线图， 可以分析出该存储器的地址分配范围，见表6-7 (假设只 考虑16位地址)。4.122第6章 半导体存储器6.4 存储器的接口技术表6-7 例6.1中芯片的地址范围 地 址 A15 ... × ? × × 0 0 1 1 A12 × A11 0 A10 0 码 芯片的地址范围 A9 0 ... A0 0 0000H～03FFH注：×表示可以任选值，这里均选为0。4.123第6章 半导体存储器6.4 存储器的接口技术2. 字扩展 字扩展是对存储器容量的扩展。存储器芯片的字长符 合存储器系统的要求，但其容量太小，即存储单元的个数 不够，需要增加存储单元的数量。 例如，用16KB×8的EPROM2716Ａ存储器芯片组成 64KB×8的存储器系统。由于每个芯片的字长为8位，故满 足存储器系统的字长要求。但每个芯片只能提供4KB个存 储单元，故需用2片这样的芯片，以满足存储器系统的容 量要求。4.124第6章 半导体存储器6.4 存储器的接口技术字扩展构成的存储器在电路连接时采用的方法是：将 每个存储芯片的数据线、地址线、读写等控制线与系统总 线的同名线相连，仅将各个芯片的片选信号分别连到地址 译码器的不同输出端，用片选信号来区分各个芯片的地址。 【例6.2】 用2KB×8的2716A存储器芯片组成8KB×8的存 储器系统。 由于2716A芯片的字长为8位，故满足存储器系统的字 长要求。但由于每个芯片只能提供2KB个存储单元，所以 要构成容量为8KB的存储器，需要8KB/2KB=4片2716A，以 满足存储器系统的容量要求。4.125第6章 半导体存储器6.4 存储器的接口技术电路的设计如下： ① 每个芯片的11位地址线按引脚名称一一并联，然后 按次序与系统地址总线的低11位相连。 ② 每个芯片的8位数据线依次接至系统数据总线的 D0～D7。 ③ 4个芯片的端并联后接到系统控制总线的存储器读 信号，它们的引脚分别接至地址译码器的不同输出端，地 址译码器的输入则由系统地址总线的高位来承担。 硬件连线如图6.24所示。4.126第6章 半导体存储器6.4 存储器的接口技术译 码 器A12 A11 M/IO A10 A0 8088 RD D0 . . . D7 . . .Y3 Y2 Y1 Y0A10 CE A0 2716 (1) OE O0 . . . O7A10 CE A0 2716 (2) OE . O0 . . . . . O7 . . .A10 CE A0 2716 (3) OE O0 . . . O7 . . .A10 CE A0 2716 (4) OE O0 . . . O7图6.24 用2716A构成8KB的存储器4.127第6章 半导体存储器6.4 存储器的接口技术从图中可以看出，高位地址经译码器得到译码信号， 分别选中不同的芯片，低位地址则同时到达每个芯片以选 中相应单元。在读信号的作用下，选中芯片的数据被读出， 送上系统数据总线，产生一个字节的输出。各芯片的地址 范围见表6-8。4.128第6章 半导体存储器6.4 存储器的接口技术表6-8 2716A各芯片的地址范围 地 址 芯 片 号 A19 ? A13 × × × × × × A12 A11 × × × × × × 0 0 0 0 1 1 码 地址范围 0 1 0 1 0 1A10?A0 0 0 1 1 0 0 0 1 0 1 0 12716(1)16(3) 2716(4)00000H～007FFH00800H～00FFFH 01000H～017FFH 01800H～01FFFH× ×× ×1 11 10 10 14.129注：×表示可以任选值，在这里均选0。第6章 半导体存储器6.4 存储器的接口技术3. 字位扩展 字位扩展是从存储芯片的位数和容量两个方面进行扩展。 在构成一个存储系统时，如果存储器芯片的字长和容量均不符 合存储器系统的要求，此时需要用多个芯片同时进行位扩展和 字扩展，以满足系统的要求。进行字位扩展时，通常是先做位 扩展，按存储器字长要求构成芯片组，再对这样的芯片组进行 字扩展，使总的存储容量满足要求。 【例6.3】 用Intel 2114芯片构成容量为2KB的存储器系统。 由于Intel 2114芯片的容量为1KB×4，字长为4位，因此 首先要采用位扩展的方法，用两片芯片组成1KB×8的芯片组， 再对芯片组采用字扩展的方法来扩充容量，需要2组芯片组构 成2KB的容量。硬件连线如图6.25所示。图中，4片2114分为2 组，每组芯片的4位数据线分别接到数据总线D7～D0的高低4位， 地址线和读写线按信号名称并联在一起。每组芯片的片选端CE 并联起来分别与译码器的输出端连接。4.130第6章 半导体存储器6.4 存储器的接口技术A11 A10 A9~A0 M/IO A9~A0 CE 2114 WE 1# D7~D4 D7~D0 A9~A0 CE 2114 WE 1# D3~D0 A9~A0 CE 2114 WE 2# D7~D4 A9~A0 CE 2114 WE 2# D3~D02:4 译 码 器Y1 Y0WR图6.25 用2114 组成2KB的存储器4.131第6章 半导体存储器6.4 存储器的接口技术当存储器工作时，根据高位地址的不同，系统通过译 码器分别选中不同的芯片组，低位地址码则同时到达每一 个芯片组，选中它们的相应单元。在读/写信号的作用下， 选中的芯片组字节数据被读出，送到系统数据总线，或者 将来自数据总线上的字节数据写入芯片组。根据硬件连线 图，该存储器的地址分配范围见表6-9。4.132第6章 半导体存储器6.4 存储器的接口技术表6-9 各芯片组的地址范围 地 址 芯 片 号 A19 ? A12 × × × × A11 A10 0 0 0 0 A9?A0 0 1 1 0 码 地址范围2114(1)00000H～003FFH2114(2)× ×× ×0 01 10 10 100400H～007FFH注：×表示可以任选值，在这里均选0。4.133第6章 半导体存储器6.4 存储器的接口技术【例6.4】 用Intel2164构成容量为128KB的DRAM内存。 微机中内存的构成是字位扩展的一个实例。由于存储 器芯片生产厂制造出的存储器芯片的字长通常都是1位的， 如64MB×1，128MB×1等；所以内存条生产厂要用位扩展的 方法将若干个芯片组装成内存模块(即内存条)，如用8片 64MB×1的芯片组成64MB的内存条；再根据系统配置的内存 容量不同，选择合适数目的内存条插到主板上构成内存， 即字扩展。4.134第6章 半导体存储器6.4 存储器的接口技术内存扩展的次序一般是先进行位扩展，以构成满足字 长要求的内存模块，然后再用若干个这样的模块进行字扩 展，完成字位扩展，使总容量满足要求。 Intel2164是64KB×1的芯片，所以首先要进行位扩展， 用8片2164组成64KB的芯片组、然后再用两组这样的芯片 组进行字扩展。所需的芯片数为(128 /64)×(8 /1)＝16 片。 要寻址128KB个内存单元至少需要17位地址信号线(＝ 128KB)。而Intel 2164有64KB个单元。需要16根地址信号 线(分为行和列)，余下的1根地址线用于区分两个64KB的 存储模块。电路连接如图6.26所示。4.135第6章 半导体存储器6.4 存储器的接口技术图6.26 用Intel2164构成容量为128KB的DRAM内存4.136第6章 半导体存储器6.4 存储器的接口技术所以，存储器容量的扩展可遵循以下步骤： (1) 根据存储器容量选择合适芯片。 (2) 若存储器芯片的位数不满足要求，则将芯片多片 并联进行位扩展，构成满足字长要求的芯片组。 (3) 对芯片组进行字扩展，设计出满足要求的存储器。4.137第6章 半导体存储器6.4 存储器的接口技术6.4.3 存储器的地址译码 在例6.3中，存储器的地址范围是0000H～07FFH。如果 系统规定存储器的地址范围从0800H开始，并要连续存放， 则对以上硬件连线图该如何改动呢？由于低位地址仍从0开 始，因此低位地址仍直接接至芯片组，要改动的是译码器和 高位地址的连接。可以将两个芯片组的片选输入端分别接至 译码器的Y2和Y3输出端，即当A11、A10为10时，选中2114-1， 该芯片组的地址范围为0800H～0BFFH，而当A11、A10为11时， 选中2114-2，该芯片组的地址范围为 0C00H～0FFFH。同时， 保证高位地址为0(即A15-A12为0)。这样，此存储器的地址 范围就是0800H～0FFFH了。4.138第6章 半导体存储器6.4 存储器的接口技术从以上的分析可以看出，存储器地址译码电路不同， CPU访问的存储器地址也不同。当CPU对存储单元进行访问时， 发出的地址信号要实现两种选择，首先是对存储器芯片的选 择，使相关芯片的片选端有效，称为片选；之后在选中的芯 片内部再选择某一存储单元，称为字选。片选信号和字选信 号均由CPU发出的地址信号经译码电路产生。而选择内部存 储单元的字选信号则是CPU的低位地址线经存储器芯片的内 部译码电路产生，这部分译码电路不需用户设计。而片选信 号是由CPU的高位地址线经外部译码器译码产生，通常所说 的译码电路也是用来产生片选信号的。片选信号的产生方法 通常有线选法、部分译码法和全译码法3种。4.139第6章 半导体存储器6.4 存储器的接口技术1. 线选法 线选法是指用CPU地址总线中剩余的高位地址线作为 存储器芯片的片选信号。采用线选法时，可将地址信号线 分别连到各芯片的片选端，当某个芯片的片选端为低电平 时，则选中该芯片。线选法产生片选信号的电路如图6.27 所示。 图6.27中，有两片8KB×8位EPRO芯片2764，采用线选 法对它们进行寻址。A13和A14分别接芯片1和芯片2的片选 端。由于两芯片不能同时被选中，所以地址中不允许出现 A14A13=00的情况。当A14A13=10时，选中芯片1，其地址 范围为02000H～03FFFH；当A14A13=01时，选中芯片2，其 地址范围为04000H～05FFFH。4.140第6章 半导体存储器6.4 存储器的接口技术图6.27 线选法产生片选信号4.141第6章 半导体存储器6.4 存储器的接口技术线选法的优点是结构简单，不需复杂的逻辑电路。缺 点是地址空间浪费大。由于部分地址线未参与译码，必然 会出现地址重叠。此外，当通过线选的芯片增多时，还有 可能出现可用地址空间不连续的情况。在图6.23中，考虑 到2个芯片不能被同时选中，所以地址中不允许出现 A14A13=00的情况，可能的选择只有10(选中芯片1)和 01(选中芯片2)。图6.23电路中某个可用的地址范围见表 6-10。4.142第6章 半导体存储器6.4 存储器的接口技术表6-10 图6.23电路某个可用的地址范围芯片A19～A15A14 A13A12～A0可用的地址范 围1×××××10全0～全104000H～ 05FFFH2×××××01全0～全102000H～ 03FFFH4.143第6章 半导体存储器6.4 存储器的接口技术2. 部分地址译码法 部分地址译码就是把地址总线的一部分地址信号线与 存储器连接，通常是用高位地址信号的一部分(而不是全 部)作为译码器的输入，经译码产生片选信号。那些未参 与译码的高位地址可以为1，也可以为0，因此，采用部分 译码法，虽然可以简化译码电路，但每个存储单元将对应 多个地址，出现地址重复现象，会造成系统地址空间资源 的部分浪费。部分译码法产生片选信号的电路如图6.28所 示。4.144第6章 半导体存储器6.4 存储器的接口技术芯片 A19～A15 A14～A12 A11～A10 一个可用地地址范围 1 ××01× 2 ××01× 3 ××01× 4 ××01× 000 001 010 011 全 0～全 1 10000H～10FFFH 全 0～全 1 11000H～11FFFH 全 0～全 1 12000H～12FFFH 全 0～全 1 13000H～13FFFH图6.28 部分译码法产生片选信号4.145第6章 半导体存储器6.4 存储器的接口技术图中，采用部分译码对4个2732芯片(4KB×8位，EPROM) 进行寻址。地址总线的A11～A0与芯片的地址线对应相连，在 译码器的输入端，未使用高位地址线A19、A18和A15。也就是 说，这3位可以任意选择0或1，对芯片寻址都没有影响。所以， 每个芯片将同时具有23=8个可用且不同的地址范围(即重叠 区)。在选择地址范围时，通常将未用地址设为0，对这4片 2732所构成的存储空间，这里可选用10000H~13FFFH。 部分译码方法可简化译码电路，但由于有地址重叠，一 部分地址空间被浪费，因此在系统存储容量要求不大的情况 下可采用该译码方式。4.146第6章 半导体存储器6.4 存储器的接口技术3. 全译码法 所谓全译码法，就是生成存储器片选信号时要使用全部 20位地址总线信号，即所有的高位地址信号用来作为译码器 的输入，低位地址信号接存储芯片的地址输入线，从而使得 存储器芯片上的每一个单元在整个内存空间中具有唯一的一 个地址。在全译码方式中，译码电路的构成不是唯一的，即 可以利用基本逻辑门电路(如“与”、“或”、“非”门等) 构成，也可以利用译码器芯片构成。常用的译码器芯片有 74LS139(2-4)译码器，74LS138(3-8)译码器等。 74LS138是3-8译码器，有3个选择输入端，可组合成8种 状态，对应8个输出引脚，输出引脚是低有效。其引脚及真 值表如图6.29所示。4.147第6章 半导体存储器6.4 存储器的接口技术图6.29 74LS138引脚及真值表4.148第6章 半导体存储器6.4 存储器的接口技术采用全译码法的存储系统的电路如图6.30所示。4.149图6.30 全译码方式产生片选信号第6章 半导体存储器6.4 存储器的接口技术图6.30所示，全译码电路的核心采用的是74SL138译码 器。系统中有一片EPROM芯片2764，其容量为8KB×8位。低 13根地址线A12～A0与芯片的地址输入端直接相连，用来对 芯片内的各存储单元译码；高位地址线A19～A13全部与译码 器74SL138相连，用来生成片选信号，其中译码器的输出接 2764的片选端。当高位地址A19～A13 = 64被选 中，其地址范围为1C000H～1DFFFH。4.150第6章 半导体存储器6.4 存储器的接口技术6.4.4 8086存储器子系统的设计 1. 8086的存储器组织 8086微处理器有20位地址线，无论是在最小方式下，还是在 最大方式下，都可寻址1MB的存储空间。存储器通常以字节为单 位进行数据的存取，因此每个字节用一个唯一的地址码表示，这 称为存储器的标准结构。若存放的数据为8位，则将其按顺序进 行存放；若存放的数据为16位，则8086约定低字节存放在低地址 单元，高位字节存放在高地址单元，低字节的地址作为这个字的 地址。若一个字从奇数地址开始存放(即低字节存放在奇数地址)， 则称为非规则存放，这种存放的字为非规则字。8086要用两个连 续的总线周期来存取这个字，每个周期存取一个字节。若一个字 从偶数地址开始存放，则称为规则存放，这种存放的字为规则字。 对规则字的存取可在一个总线周期内完成。4.151第6章 半导体存储器6.4 存储器的接口技术8086微处理器在组织1MB的存储器时，其存储空间从物理 上被分成两个512KB的存储体，分别叫做奇地址存储体和偶地 址存储体。奇地址存储体的数据线连接数据总线的高8位 (D15～D8)，这里又称这个存储体为高位字节存储体。偶地址 存储体的数据线连接数据总线的低8位(D7～D0)，这里又称这 个存储体为低位字节存储体。存储体与总线的连接如图6.31 所示。4.152第6章 半导体存储器6.4 存储器的接口技术图6.31 8086的存储器组织4.153第6章 半导体存储器6.4 存储器的接口技术8086微处理器访问(读或写)存储器由信号和A0组合控 制，见表6-11。奇地址存储体由信号选择；偶地址存储体 由A0信号选择。奇、偶存储体的体内寻址均由地址总线 A1~A19控制。为提高程序运行速度，编程时应尽量注意从 偶地址开始存放数据。4.154第6章 半导体存储器6.4 存储器的接口技术表6-11 和A0组合的对应操作 A0 0 0 1 数据读/写格式 从偶地址读/写一个 字 从偶地址读/写一个 字节 从奇地址读/写一个 字节 从奇地址读/写一 个字 先读/写字的低8位 (在奇体中) 再读/写字的高8位 (在偶体中) 使用数据 线 AD15~AD0 AD-7~AD0 AD15~AD8 需要的总线周期 一个总线周期 一个总线周期 一个总线周期BHE0 1 00 14.1551 0AD15~AD8 AD7~AD-0两个总线周期第6章 半导体存储器6.4 存储器的接口技术2. 8086存储器子系统的设计举例 【例6.5】 为某8位机(地址总线为16位)设计一个12KB容量的 存储器，要求EPROM为8KB，地址从0000H开始；RAM区为4KB， 地址从2000H开始，片选信号采用全译码方法。 首先根据要求的存储容量及起始地址选择合适的存储器 芯片，并列出地址分配表。在本例中，选用2片EPROM芯片 2732A和2片RAM芯片6116组成存储器，存储器芯片地址分配见 表6-12。4.156第6章 半导体存储器6.4 存储器的接口技术表6-12 存储芯片地址分配 芯 片 号 2732A 1# 容 4KB 量 地址范围 0000H～0FFFH2732A 2#4KB1000H～1FFFH6116 1#2KB2000H～27FFH6116 2#4.1572KB2800H～2FFFH第6章 半导体存储器6.4 存储器的接口技术根据题意，用74SL138译码器采用全译码方式产生片选 信号，CPU的16根地址线A15～A0全部参加译码。由于每片 EPROM为4KB，故A11～A0用作片内字选；每片RAM为2KB，用 A10～A0作片内字选。高位地址A15～A12作74SL138译码器 的输入，A11参加RAM的译码，产生的译码输出000～111作 为芯片的片选信号。存储器的地址位图见表6-13。4.158第6章 半导体存储器6.4 存储器的接口技术表6-13 存储芯片的地址位图芯片号 32A 2#片选译码A15A14A13A12 A11A10～A0 00?0 11?1地址范围 0000H～0FFFH 1000H～1FFFH611661161#2#001000100100??011??12000H～27FFH2800H～2FFFH4.159第6章 半导体存储器6.4 存储器的接口技术存储器的扩展电路如图6.32所示。2片2732A的片内地址 与系统地址总线A11～A0相连，片选端分别接译码器输出端Y0， Y1。2片6116的片内地址与系统地址总线A10～A0相连，译码 器输出端Y2和A11经或门输出与1# 6116的相连，A11取反后和 译码器输出端Y2经或门输出与2# 6116的相连。系统地址总线 A12～A14接译码器输入端A，B，C，A15连译码器的控制端G2B； 写控制信号线，读控制信号线RD和存储器选通信号线 MREQ 均为CPU输出，低电平有效，与存储器芯片的对应引脚相连。4.160第6章 半导体存储器6.4 存储器的接口技术图6.32 12KB存储器的扩展电路4.161第6章 半导体存储器6.4 存储器的接口技术【例6.6】 IBM PC/XT/AT存储空间的分配。 在IBM PC/XT中，CPU是8088，有20条地址线，可寻址 的物理地址范围为00000～FFFFFH，共1MB。通常把这1MB空 间分为3个区，即RAM区，保留区和ROM区。其存储空间的分 配如图6.33所示。 RAM区的地址范围为00000H～9FFFFH，为前640KB空间， 称为主存储器，是用户的主要工作区。 保留区的地址范围为A0000H～EFFFFH，占128KB空间， 作为字符/图形显示缓冲区。单色显示缓冲区的显存容量为 4KB，地址范围为B0000H～B0FFFH；彩色图形显示缓冲区的 显存容量为16KB，地址范围为B8000H～BBFFFH。4.162第6章 半导体存储器6.4 存储器的接口技术图6.33 IBM PC/XT的内存分配4.163第6章 半导体存储器6.4 存储器的接口技术ROM区的地址范围为00000H～9FFFFH，是存储空间的最 后256KB。其中前192KB存放系统的控制ROM，包括高分辨率 显示适配器的控制ROM，占用32KB内存，地址范围为 C0000H～C7FFFH；硬盘适配器的控制ROM，占用16KB ，地 址范围为C8000～CBFFFH。用户要安装固化在ROM中的程序， 可以使用192KB ROM中没有用到的空间。地址范围F0000H～ FFFFFH是基本系统ROM区，其中8KB用来存放系统的BIOS程 序，32KB用来存放ROM BASIC解释程序。 在IBM PC/AT微处理器中，有24根地址线，可寻址16MB 的存储空间，地址范围为00000～FFFFFFH，存储空间的地 址分配见表6-14。4.164第6章 半导体存储器6.4 存储器的接口技术表6-14 80286存储空间地址分配 地址范围 000000H～07FFFFH 080000H～09FFFFH 0A0000H～0BFFFFH 名 称 功 能系统板上512KB 128KB基本RAM 128KB显示RAM系统板上存储器 I/O通道上主存 保留给字符/图形显示卡0C0000H～0DFFFFH0F0000H～0FFFFFH 100000H～FDFFFFH FE0000H～FEFFFFH FF0000H～FFFFFFH4.165128KB I/O扩展RAM系统板上64KB ROM I/O通道扩展存储器 系统板上保留的ROM 系统板上64KB ROM副本分配给FE0000H～FFFFFFHBIOS等 扩展板上存储器 副本分配在0E0000H～0EFFFFH 副本分配在0F0000H～0FFFFFH第6章 半导体存储器6.5 高速缓冲存储器Cache由于微处理器的主频比主存使用的动态RAM快数倍，甚 至是一个数量级以上，这就导致了CPU与主存在执行速度上 存在较大的差异。而在CPU所有的操作中，对内存的访问是 最频繁的操作，慢速的存储器大大降低了高速CPU的性能， 影响了计算机的运行速度并限制了计算机性能的进一步发展 和提高。另一方面，在半导体存储器中，只有双极型SRAM的 存取速度可以和CPU相匹配，但它价格高，集成度低，功耗 大，要达到与DRAM相同容量时体积较大且成本高，所以内存 不能全部采用SRAM。所以，在现代微机中，采用了一种分级 处理的方法，即在CPU与主存之间增加一个容量相对较小的 双极型SRAM作为高速缓冲存储器(Cache)。4.166第6章 半导体存储器6.5 高速缓冲存储器CacheCache是一种存储空间较小而存储速度很快的存储器， 通常采用和CPU相同的半导体材料制成，速度一般比主存 快5倍左右。Cache位于CPU和主存之间，用来存放主存中 最经常用到的内容的副本，如存放当前指令地址附近的 程序，当前要访问的数据区内容等。目前，大多数PC处 理器的高速缓冲都设为两个级别：一级Cache和二级 Cache。一级Cache集成在CPU芯片内，时钟周期与CPU相 同；二级Cache通常封装在CPU芯片外部，