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设x= +15，y= &13，用带求补器的原码阵列乘法器求乘积x&y =? 并用十进制数乘法进行验证。
这是一道计算题，主要考查原码阵列乘法器的运算方法，关键是掌握其运算规则。
设最高位为符号位，输入数据为[x]原 = 01111 & &[y]原 = 11101
因符号位单独考虑，尾数算前求补器输出值为：|x| = 1111， &|y| = 1101
乘积符号位运算：
尾数部分运算：
经算后求补器输出，加上乘积符号位，得原码乘积值[x&y] 原 =
换算成二进制真值x&y = (&)2 = (&195)10
十进制数乘法验证：x&y = 15& (&13) = &195
所属学科：
试题类型：主观题
所属知识点：
试题分数：10.0 分
暂未组卷。
暂无学习笔记。
&&&&&&&&&&&&&&&希赛网 版权所有 & &&导读：专科生期末试卷二十，专科生期末试卷二十一．填空题（每空1分，共20分）1.计算机的主机是由A.______、B.______、C.______等部件组成。2.计算机软件一般分为A.______和B.______两大类。3.八位二进制补码所能表示的十进制整数范围是A.______至B.______，前者的二进制补码表示为C.______，后者的二进制补码表示为D.______。4
专科生期末试卷二十 一． 填空题（每空1分，共20分） 1. 计算机的主机是由A.______、B.______、C.______等部件组成。 2. 计算机软件一般分为A.______和B.______两大类。 3. 八位二进制补码所能表示的十进制整数范围是A.______至B.______，前者的二进制补码表示为C.______，后者的二进制补码表示为D.______。 4. 半导体SRAM靠A.______存储信息，半导体DRAM靠B.______存储信息。 5. 如形式地址为D，则直接寻址方式中，操作数的有效地址为A.______；间接寻址方式中，操作数的有效地址为B.______；相对寻址方式中，指令的有效地址为
C.______。 6. 中央处理器（CPU）的四个主要功能是：A.______、B.______、C.______、D.______。 7. 衡量总线性能的重要指标是A.______,它定义为总线本身所能达到的最高B.______. 二． 选择题（每题1分，共20分） 1. 在下列机器数______中，零的表示形式是唯一的。 A．原码
D．原码和反码 2. 下列数中最小的数是______。 A．（
B．（52）8
C．（133）5
D．（30）16 3. 在定点二进制运算器中，减法运算一般通过______来实现。 A．原码运算的二进制减法器
B．补码运算的二进制减法器 C．补码运算的十进制加法器
D．补码运算的二进制加法器 4. 若浮点数的阶码和尾数都用补码表示，则判断运算结果是否为规格化数的方法是______。 A．阶符与数符相同为规格化数
B．阶符与数符相异为规格化数 C．数符与尾数小数点后第一位数字相异为规格化数 D．数符与尾数小数点后第一位数字相同为规格化数 5. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是______。 A．
D．. 和外存储器相比，内存储器的特点是______。 A．容量大、速度快、成本低
B．容量大、速度慢、成本高 C．容量小、速度快、成本高
D．容量小、速度快、成本低 7. 闪速存储器被称为______。 A．光盘
D．软盘 8. 采用虚拟存储器的目的是______。 A．提高主存储器的存取速度 B．扩大主存储器的存储空间，并能进行自动管理和调度 C．提高外存储器的存取速度
D．扩大外存储器的存储空间 9. 相联存储器是指按______进行寻址的存储器。 A．地址指定方式
B．堆栈存取方式 C．内容指定方式
D．地址指定方式与堆栈存取方式结合 10. 指令系统中采用不同寻址方式的目的主要是______。 A.
实现存储程序和程序控制
B．缩短指令长度、扩大寻址空间、提高编程灵活性 C．可以直接访问外存
D．提供扩展操作码的可能并降低指令 译码难度 11. 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常需采用______。 A. 堆栈寻址方式
B. 立即寻址方式
C.隐含寻址方式
D. 间接寻址方式 12. 用于对某个寄存器中操作数的寻址方式称为______寻址。 A. 直接
C. 寄存器直接
D. 寄存器间接 13. 中央处理器（CPU）包含______。 A．运算器
C．运算器、控制器和cache
D．运算器、控制器和主存储器 14. 在CPU中跟踪指令后继地址的寄存器是______。 A．主存地址寄存器
B．程序计数器 C．指令寄存器
D．状态条件寄存器 15. 在集中式总线仲裁中，______方式响应时间最快。 A．链式查询
B.计数器定时查询
C。独立请求
D。以上三种相同 16. PCI总线的基本传输机制是______。 A．串行传输
B．并行传输
C．DMA式传输
D．猝发式传输 17. 中断向量地址是______。 A．子程序入口地址
B．中断服务子程序入口地址 C．中断服务子程序出口地址
D．中断返回地址 18. CD-ROM是______型光盘。 A．一次
19. SCSI接口以菊花链形式最多可连接______台设备。 A．7台
B．7～15台
D．10台 20. CRT的分辨率额为，颜色深度为8位，则刷新存储器的存储容量是______。 A．2MB
三． 计算题（每题10分，共20分）
1．已知 X=+15,Y=-13，输入数据用补码表示，用带求补级的补码阵列乘法器计算 X×Y=? 并用十进制数乘法验证。
2．某总线在一个总线周期中并行传送4B的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？ 四． 简答题（每题5分，共20分） 1．DRAM存储器为什么要刷新？ 2．什么叫指令？什么叫指令系统？ 3. CPU中有哪些主要寄存器？简述这些寄存器的功能。 4. 中断处理过程包括哪些操作步骤？
五． 应用题（每题10分，共20分）
1. A、B、C是采用中断方式交换信息的与主机连接的三台设备，它们的中断响应的先后次序为A→B→C→CPU，若使中断处理的次序为B→C→A→CPU，则它们的中断屏蔽码应如何设置？若CPU在运行主程序时，A、B、C三台设备同时发出中断请求，请画出CPU执行程序的轨迹。（屏蔽码中，“0”表示允许中断，“1”表示屏蔽中断）。 2. 用8K×8位的ROM芯片和8K×8位的RAM芯片组成一个32K×8位的存储器，其中RAM地址占24K（地址为2000H～7FFFH），ROM地址占8K（地址为0000H～1FFFH）。RAM芯片有两个输入端：当CS有效时，该片选中，当W／R=1时，执行读操作；当W／R=0时，执行写操作。ROM芯片只有一个控制输入端――片选CS。要求画出此存储器组成结构图。（包括与CPU的连接）。 3. 机动题 4. 机动题
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阵列乘法器
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阵列乘法器
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原码乘法,原码乘法原理详解
　　1.人工算法与机器算法的同异性　　　　在定点计算机中，两个原码表示的数相乘的运算规则是:乘积的符号位由两数的符号位按异或运算得到，而乘积的数值部分则是两个正数相乘之积。　　　　设n位被乘数和乘数用定点小数表示(定点整数也同样适用)　　　　被乘数 　　[ｘ]原=ｘf .ｘn-1…ｘ1ｘ0　　　乘数 　& 　[ｙ]原=ｙf .ｙn-1…ｙ1ｙ0　　　　则乘积　　　　[z]原=(ｘf⊕ｙf)＋(0.ｘn-1…ｘ1ｘ0)(0.ｙn-1…ｙ1ｙ0)&&& (2.26)
　　式中，ｘf为被乘数符号，ｙf为乘数符号。
　　乘积符号的运算法则是：同号相乘为正，异号相乘为负。由于被乘数和乘数和符号组合只有四种情况(ｘfｙf=00，01，10，11)，因此积的符号可按“异或”(按位加)运算得到。　　　　数值部分的运算方法与普通的十进制小数乘法类似，不过对于用二进制表达式的数来说，其乘法规则更为简单一些。　　　　设ｘ=0.1101，ｙ=0.1011.让我们先用习惯方法求其乘积，其过程如下:
运算的过程与十进制乘法相似:从乘数ｙ的最低位开始，若这一位为“1”，则将被乘数ｘ写下；若这一位为“0”，则写下全0。然后在对乘数ｙ的最高为进行乘法运算，其规则同上，不过这一位乘数的权与最低位乘数的权不一样，因此被乘数ｘ要左移一位。以此类推，直到乘数个位乘完为止，最后将它们统统加起来，变得到最后乘积ｚ。　　　　如果被乘数和乘数用定点整数表示，我们也会得到同样的结果。　　　　人们习惯的算法对机器并不完全适用。原因之一，机器通常只有n位长，两个n位数相乘，乘积可能为2n位。原因之二，只有两个操作数相加的加法器难以胜任将各n位积一次相加起来的运算。早期计算机中为了简化硬件结构，采用串行的1位乘法方案，即多次执行“加法—移位”操作来实现。这种方法并不需要很多器件。然而串行方法毕竟太慢，自从大规模集成电路问世以来，出现了各种形式的流水式阵列乘法器，它们属于并行乘法器。　　
　　图2.4 m×n位不带符号的阵列乘法器逻辑图
　　2.不带符号的阵列乘法器　　　　设有两个不带符号的二进制整数：　　　　A=am-1…a1a0　　　B=bn-1…b1b0　　　　它们的数值分别为a和b，即
在二进制乘法中，被乘数A与乘数B相乘，产生m＋n位乘积P：　　　　P=pm+n-1…p1p0　　　　乘积P 的数值为
&&& 　　　　　　实现这个乘法过程所需要的操作和人们的习惯方法非常类似：　　　　　　　　上述过程说明了在m位乘n位不带符号整数的阵列乘法中，“加法—移位”操作的被加数矩阵。每一个部分乘积项(位积)aibj叫做一个被加数。　　　　这m×n个被加数{aibj|0≤i≤m-1和0≤j≤n-1}　　　　可以用m×n个“与”门并行地产生。显然，设计高速并行乘法器的基本问题，就在于缩短被加数矩阵中每列所包含的1的加法时间。
这种乘法器要实现n位×n位时，需要n(n-1)个全加器和n2个“与”门。该乘法器的总的乘法时间可以估算如下：　　　　令Ta为“与门”的传输延迟时间，Tf为全加器(FA)的进位传输延迟时间，假定用2级“与非”逻辑来实现FA的进位链功能，那么我们就有：　　　　Ta = Tf = 2T　　　　从演示中可知，最坏情况下延迟途径，即是沿着矩阵P4垂直线和最下面的一行。因而得n位×n位不带符号的阵列乘法器总的乘法时间为：　　　　tm=Ta+(n-1)×6T＋(n-1)×Tf　　　=2T＋(n-1)×6T＋(n-1)×2T=(8n-6)T　　　　　(2.27)　　　　[例16] 已知两个不带符号的二进制整数A=11011，B=10101，求每一部分乘积项aibj的值与p9p8……p0的值。　　　　[解:]
&&& 　　a4b0=1 a3b0=1 a2b0=0 a1b0=1 a0b0=1　　　　a4b1=0 a3b1=0 a2b1=0 a1b1=0 a0b1=0　　a4b2=1 a3b2=1 a2b2=0 a1b2=1 a0b2=0　　　a4b3=0 a3b3=0 a2b3=0 a1b3=0 a0b3=0　　a4b4=1 a3b4=1 a2b4=0 a1b4=1 a0b4=1　　　P=p9p8p7p6p5p4p3p2p1p0=(56710)
3.带符号的阵列乘法器　　　　(1) 对2求补器电路　　　　我们先来看看算术运算部件设计中经常用到的求补电路。一个具有使能控制的二进制对2求补器电路图，其逻辑表达式如下：　　　　C-1=0，　 Ci=ai+Ci-1　　　　ai*=ai⊕ECi-1，　　　0≤i≤n　　　　在对2求补时，要采用按位扫描技术来执行所需要的求补操作。令A=an…a1a0是给定的(n＋1)为带符号的数，要求确定它的补码形式。进行求补的方法就是从数的最右端a0开始，，由右向左，直到找出第一个“1”，例如ai=1， 0≤i≤n。这样，ai以左的每一个输入位都求反，即1变0，0变1。最右端的起始链式输入C-1必须永远置成“0”。当控制信号线E为“1”时，启动对2求补的操作。当控制信号线E为“0”时，输出将和输入相等。显然，我们可以利用符号位来作为控制信号。　　　　　　例如，在一个4位的对2求补器中，，如果输入数为1010，那么输出数应是0110，其中从右算起的第2位，就是所遇到的第一个“1”的位置。用这种对2求补器来转换一个(n＋1)为带符号的数，所需的总时间延迟为　　　　tTC=n·2T＋5T=(2n＋5)T　　　　　　(2.28)　　　　其中每个扫描级需2T延迟，而5T则是由于“与”门和“异或”门引起的。
(2) 带符号的阵列乘法器　　　　(n＋1)×(n＋1)位带求补器的阵列乘法器逻辑方框图
　　通常，把包括这些求补级的乘法器又称为符号求补的阵列乘法器。在这种逻辑结构中，共使用三个求补器。其中两个算前求补器的作用是：将两个操作数A和B在被不带符号的乘法阵列(核心部件)相乘以前，先变成正整数。而算后求补器的作用则是：当两个输入操作数的符号不一致时，把运算结果变成带符号的数。　　　　设A=anan-1…a1a0和B=bnbn-1…b1b0均为用定点表示的(n＋1)位带符号整数。在必要的求补操作以后，A和B的码值输送给n×n位不带符号的阵列乘法器，并由此产生2n位真值乘积:　　　　A·B=P=p2n-1…p1p0　　　　p2n=an⊕bn　　　　其中P2n为符号位。　　　　上面所示的带求补级的阵列乘法器既适用于原码乘法，也适用于间接的补码乘法。不过在原码乘法中，算前求补和算后求补都不需要，因为输入数据都是立即可用的。而间接的补码阵列乘法所需要增加的硬件较多。为了完成所必需的乘法操作，时间大约比原码阵列乘法增加1倍。
[例17] 设ｘ=＋15，ｙ=-13，用带求补器的原码阵列乘法器求出乘积ｘ·ｙ=？　　　　[解:]　　　　设最高位为符号位，则输入数据为　　　　[ｘ]原=01111　　[ｙ]原=11101　　　　符号位单独考虑，算前求补级后 |ｘ|=1111，|ｙ|=1101
　　算后经求补级输出并加上乘积符号位1，则原码乘积值为。　　　　换算成二进制数真值是　　　　ｘ·ｙ=( -)2=(-195)10　　　　十进制数验证：ｘ×ｙ = 15× (-13) = -195相等。　　　　[例18] 设ｘ=＋15，ｙ=-13，用带求补器的补码阵列乘法器求出乘积ｘ·ｙ=？　　　　[解:]　　　　设最高位为符号位，则输入数据用补码表示为　　　　[ｘ]补=01111　　　 [ｙ]补=10011　　　　符号位单独运算，x0⊕y0=0+1=1　　　　尾数部分算前求补器输出为: |ｘ|=1111，|ｙ|=1101
　　算后求补器输出为，加符号位1，得　　　　[ｘ·ｙ]补=　　　　补码二进制数真值是　　　　ｘ·ｙ=-1×28+1×25+1×24+1×23+1×22+1×20=(-195)10　　　　十进制数验证：&&&& ｘ×ｙ=(+15)×(-13)=-195相等。
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計算機組成原理十套練習-白中英（B1 B2 B3 B4 B5 B6 B7B8 B9 B10）
本科生期末試卷（一）
一、選擇題（每小題1分，共15分）
從器件角度看，計算機經歷了五代變化。但從系統結構看，至今絕大多數計算機仍屬於（ B ）計算機。
馮·諾依曼
某機字長32位，其中1位表示符號位。若用定點整數表示，則最小負整數為（ A ）。
以下有關運算器的描述，（ C ）是正確的。
只做加法運算
只做算術運算
算術運算與邏輯運算
只做邏輯運算
EEPROM是指（D
讀寫存儲器
只讀存儲器
閃速記憶體
電擦除可編程只讀存儲器
常用的虛擬存儲系統由（ B ）兩級存儲器組成，其中輔存是大容量的磁表面存儲器。
cache-主存
cache-輔存
通用寄存器-cache
RISC訪內指令中，操作數的物理位置一般安排在（ C ）。
棧頂和次棧頂
兩個主存單元
一個主存單元和一個通用寄存器
兩個通用寄存器
當前的CPU由（B
控制器、運算器、cache
運算器、主存
控制器、ALU、主存
流水CPU是由一系列叫做「段」的處理部件組成。和具備m個並行部件的CPU相比，一個m段流水CPU的吞吐能力是（ D ）。A
具備同等水平 B
不具備同等水平C
在集中式匯流排仲裁中，（ C ）方式回應時間最快。
計數器定時查詢
CPU中跟蹤指令後繼地址的寄存器是（ C ）。
地址寄存器
指令計數器 C
程序計數器
指令寄存器
從信息流的傳輸速度來看，（ A ）系統工作效率最低。
單級中斷系統中，CPU一旦回應中斷，立即關閉（C
）標誌，以防止本次中斷服務結束前同級的其他中斷源產生另一次中斷進行干擾。
中斷請求 C
安騰處理機的典型指令格式為（
下面操作中應該由特權指令完成的是（
設置定時器的初值 B
從用戶模式切換到管理員模式C
開定時器中斷 D
下列各項中，不屬於安騰體系結構基本特徵的是（
超長指令字B
顯式並行指令計算C
推斷執行 D
二、填空題（每小題2分，共20分）
字元信息是符號數據，屬於處理（非數值 ）領域的問題，國際上採用的字元系統是七單位的（ ASCII ）碼。
按IEEE754標準，一個32位浮點數由符號位S（1位）、階碼E（8位）、尾數M（23位）三個域組成。其中階碼E的值等於指數的真值（ e ）加上一個固定的偏移值（
雙埠存儲器和多模塊交叉存儲器屬於並行存儲器結構，其中前者採用（空間）並行技術，後者採用（時間）並行技術。
虛擬存儲器分為頁式、（端）式、（段頁）式三種。
安騰指令格式採用5個欄位：除了操作碼（OP）欄位和推斷欄位外，還有3個7位的（
）欄位，它們用於指定（
）2個源操作數和1個目標操作數的地址。
CPU從存儲器取出一條指令並執行該指令的時間稱為（指令），它常用若干個（時鐘周期）來表示。
安騰CPU中的主要寄存器除了128個通用寄存器、128個浮點寄存器、128個應用寄存器、1個指令指針寄存器（即程序計數器）外，還有64個（推斷寄存器）和8個（
衡量匯流排性能的重要指標是（帶寬），它定義為匯流排本身所能達到的最高傳輸速率，單位是（Mbps）。
DMA控制器按其結構，分為（選擇型）DMA控制器和（多路型）DMA控制器。前者適用於高速設備，後者適用於慢速設備。
64位處理機的兩種典型體系結構是（MIPS）和（RICS）。前者保持了與IA-32的完全兼容，後者則是一種全新的體系結構。
三、簡答題（每小題8分，共16分）
CPU中有哪幾類主要寄存器，用一句話回答其功能。
答：1.數據緩衝寄存器（DR）2.指令寄存器（IR）3.程序計數器（PC）4.地址寄存器（AR）5.累加寄存器（AC）
6.狀態條件寄存器（PSW）。功能:進行算數運算與邏輯運算
指令和數據都用二進位代碼存放在存儲器中，從時空觀角度回答CPU如何區分讀出的代碼是指令還是數據。
答:在時間上，取址周期湊個存儲器中取出的是指令，而執行周期湊個存儲器取出或往存儲器在寫入的是數據，在空間上，從存儲器中取出指令送控制器，而執行周期從存儲器從取的數據送運算器、往存儲器寫入的數據也是來自運算器
四、計算題（10分）
設x=-15，y=+13，數據用補碼錶示，用帶求補器的陣列乘法器求出乘積x×y，並用十進位數乘法進行驗證。
六、設計題（15分）
某計算機有下圖所示的功能部件，其中M為主存，指令和數據均存放在其中，MDR為主存數據寄存器，MAR為主存地址寄存器，R0～R3為通用寄存器，IR為指令寄存器，PC為程序計數器（具有自動加1功能），C、D為暫存寄存器，ALU為算術邏輯單元，移位器可左移、右移、直通傳送。
⑴將所有功能部件連接起來，組成完整的數據通路，並用單向或雙向箭頭表示信息傳送方向。
⑵畫出「ADD R1，（R2）」指令周期流程圖。該指令的含義是將R1中的數與（R2）指示的主存單元中的數相加，相加的結果直通傳送至R1中。
⑶若另外增加一個指令存貯器，修改數據通路，畫出⑵的指令周期流程圖。
七、分析計算題（12分）
如果一條指令的執行過程分為取指令、指令解碼、指令執行三個子過程，每個子過程時間都為100ns。
⑴請分別畫出指令順序執行和流水執行方式的時空圖。
⑵計算兩種情況下執行n=1000條指令所需的時間。
⑶流水方式比順序方式執行指令的速度提高了幾倍？
本科生期末試卷（二）
一、選擇題（每小題1分，共15分）
馮·諾依曼機工作的基本方式的特點是（
多指令流單數據流B
按地址訪問並順序執行指C
存貯器按內容選擇地址
在機器數（ B C）中，零的表示形式是唯一的。
在定點二進位運算器中，減法運算一般通過（ D ）來實現。
原碼運算的二進位減法器 B補碼運算的二進位減法器 C原碼運算的十進位加法器 D補碼運算的二進位加法器
某計算機字長32位，其存儲容量為256MB，若按單字編址，它的定址範圍是（ D ）。
主存貯器和CPU之間增加cache的目的是（ A ）。
解決CPU和主存之間的速度匹配問題B
擴大主存貯器容量
擴大CPU中通用寄存器的數量D
既擴大主存貯器容量，又擴大CPU中通用寄存器的數量
單地址指令中為了完成兩個數的算術運算，除地址碼指明的一個操作數外，另一個常需採用（C
堆棧定址方式
立即定址方式 C
隱含定址方式
間接定址方式
同步控制是（ C ）。
只適用於CPU控制的方式B
只適用於外圍設備控制的方式
由統一時序信號控制的方式D
所有指令執行時間都相同的方式
描述PCI匯流排中基本概念不正確的句子是（C
PCI匯流排是一個與處理器無關的高速外圍設備B
PCI匯流排的基本傳輸機制是猝髮式傳送
PCI設備一定是主設備D
系統中只允許有一條PCI匯流排
CRT的解析度為像素，像素的顏色數為256，則刷新存儲器的容量為（ B ）。
為了便於實現多級中斷，保存現場信息最有效的辦法是採用（ B ）。
通用寄存器
特權指令是由（ C ）執行的機器指令。
操作系統核心程序
虛擬存儲技術主要解決存儲器的（ B ）問題。
擴大存儲容量
前三者兼顧
引入多道程序的目的在於（
充分利用CPU，減少等待CPU時間B
提高實時回應速度
有利於代碼共享，減少主輔存信息交換量 D
充分利用存儲器
64位雙核安騰處理機採用了（ B ）技術。
流水+資源重複
在安騰處理機中，控制推測技術主要用於解決（ B ）問題。
與取數指令有關的控制相關
與轉移指令有關的控制相關D
與存數指令有關的控制相關
二、填空題（每小題2分，共20分）
在計算機術語中，將ALU控制器和（ 運算器 ）存儲器合在一起稱為（ CPU ）。
數的真值變成機器碼可採用原碼錶示法，反碼錶示法，（ 補碼 ）表示法，（ 移碼 ）表示法。
廣泛使用的（ SRAM）和（ DRAM ）都是半導體隨機讀寫存儲器。前者的速度比後者快，但集成度不如後者高。
反映主存速度指標的三個術語是存取時間、（存儲器帶寬 ）和（ 存儲周期 ）。
形成指令地址的方法稱為指令定址，通常是（順序）定址，遇到轉移指令時（ 跳躍 ）定址。
CPU從（ 存儲器 ）取出一條指令並執行這條指令的時間和稱為（ 指令周期 ）。
RISC指令系統的最大特點是：只有（ 取數 ）指令和（存數 ）指令訪問記憶體，其餘指令的操作均在寄存器之間進行。
微型機的標準匯流排，從帶寬132MB/S的32位（字長）匯流排發展到64位的（指令）匯流排。
IA-32表示（ intel ）公司的（ 64 ）位處理機體系結構。
安騰體系機構採用顯示並行指令計算技術，在指令中設計了（屬性）欄位，用以指明哪些指令可以（並行）執行。
三、簡答題（每小題8分，共16分）
簡述64位安騰處理機的體系結構主要特點。
1：顯式並行指令計算技術。 2 超長指令字技術 3 分支推斷技術 4 推測技術 5 軟體流水技術 6 寄存器堆棧技術
畫出分散式仲裁器的邏輯示意圖。《195頁》
四、計算題（10分）
已知x=-0.01111，y=+0.11001,求：
[x]補，[-x]補，[y]補，[-y]補；
x+y,x-y,判斷加減運算是否溢出。
五、分析題（12分）
參見圖1，這是一個二維中斷系統，請問：
在中斷情況下，CPU和設備的優先順序如何考慮？請按降序排列各設備的中斷優先順序。
若CPU現執行設備C的中斷服務程序，IM2，IM1，IM0的狀態是什麼？如果CPU執行設備H的中斷服務程序，IM2，IM1，IM0的狀態又是什麼？
每一級的IM能否對某個優先順序的個別設備單獨進行屏蔽？如果不能，採取什麼方法可達到目的？
若設備C一提出中斷請求，CPU立即進行回應，如何調整才能滿足此要求？
六、設計題（15分）
圖2所示為雙匯流排結構機器的數據通路，IR為指令寄存器，PC為程序計數器（具有自增功能），M為主存（受R/W#信號控制），AR為地址寄存器，DR為數據緩衝寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，在線標註有小圈表示有控制信號，例中yi表示y寄存器的輸入控制信號，R1o為寄存器R1的輸出控制信號，未標字元的線為直通線，不受控制。
「ADD　R2,R0」指令完成(R0)+(R2)→R0的功能操作，畫出其指令周期流程圖，假設該指令的地址已放入PC中。並在流程圖每一個CPU周期右邊列出相應的微操作控制信號序列。
若將（取指周期）縮短為一個CPU周期，請先畫出修改數據通路，然後畫出指令周期流程圖。
七、分析題（12分）
設有k=4段指令流水線，它們是取指令、解碼、執行、存結果，各流水段持續時間均為Δt。
①連續輸入n=8條指令，請畫出指令流水線時空圖。
②推導流水線實際吞吐率的公式P，它定義為單位時間中輸出的指令數。
③推導流水線的加速比公式S，它定義為順序執行幾條指令所用的時間與流水執行幾條指令所用的時間之比。
本科生期末試卷（三）
一、選擇題（每小題1分，共15分）
下列數中最小的數是（ A ）。
（101001）BCD
某DRAM晶元，其存儲容量為512M×8位，該晶元的地址線和數據線的數目是（ D ）。
在下面描述的彙編語言基本概念中，不正確的表述是（ C ）。
對程序員的訓練要求來說，需要硬體知識
彙編語言對機器的依賴性高
用彙編語言編寫程序的難度比高級語言
彙編語言編寫的程序執行速度比高級語言慢
交叉存儲器實質上是一種多模塊存儲器，它用（ A ）方式執行多個獨立的讀寫操作。
寄存器間接定址方式中，操作數在（ B ）。
通用寄存器
程序計數器
機器指令與微指令之間的關係是（ A ）。
用若干條微指令實現一條機器指令B
用若干條機器指令實現一條微指令
用一條微指令實現一條機器指令D
用一條機器指令實現一條微指令
描述多媒體CPU基本概念中，不正確的是（ C ）。
多媒體CPU是帶有MMX技術的處理器 B
MMX是一種多媒體擴展結構
MMX指令集是一種多指令流多數據流的並行處理指令 D
多媒體CPU是以超標量結構為基礎的CISC機器
在集中式匯流排仲裁中，（ A ）方式對電路故障最敏感。
計數器定時查詢
流水線中造成控制相關的原因是執行（ A ）指令而引起。
無條件轉移
PCI匯流排是一個高帶寬且與處理器無關的標準匯流排。下面描述中不正確的是（D
採用同步定時協議
採用分散式仲裁策略 C
具有自動配置能力
適合於低成本的小系統
下面陳述中，不屬於外圍設備三個基本組成部分的是（ D ）。
中斷處理過程中，（ A ）項是由硬體完成。
保存CPU現場
恢復CPU現場
IEEE1394是一種高速串列I/O標準界面。以下選項中，（ D ）項不屬於IEEE1394的協議集。
串列匯流排管理
下面陳述中，（ C ）項屬於存儲管理部件MMU的職能。
分區式存儲管理
64位的安騰處理機設置了四類執行單元。下面陳述中，（D
）項不屬於安騰的執行單元。
浮點執行單元
存儲器執行單元 C
轉移執行單元
定點執行單元
二、填空題（每小題2分，共20分）
定點32位字長的字，採用2的補碼形式表示時，一個字所能表示的整數範圍是（-2的31次方-2的31次方減一 ）。
IEEE754標準規定的64位浮點數格式中，符號位為1位，階碼為11位，尾數為52位，則它能表示的最大規格化正數為（
浮點加、減法運算的步驟是（0操作檢查）、（比較階碼大小並完成對階）、（尾數加減）、（規格化處理）、（舍入操作）
某計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統的地址線至少需要（ 24 ）條。
一個組相聯映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（ 20 ）位，其中主存字塊標記應為（ 9 ）位，組地址應為（ 5 ）位，Cache地址共（ 11 ）位。
CPU從主存取出一條指令並執行該指令的時間叫（指令周期），它通常包含若干個（CPU周期），而後者又包含若干個（時鐘周期）。
某中斷系統中，每抽取一個輸入數據就要中斷CPU一次，中斷處理程序接收取樣的數據，並將其保存到主存緩衝區內。該中斷處理需要X秒。另一方面，緩衝區內每存儲N個數據，主程序就將其取出進行處理，這種處理需要Y秒，因此該系統可以跟蹤到每秒（N/(N*X+Y)）次中斷請求。
在計算機系統中，多個系統部件之間信息傳送的公共通路稱為（匯流排）。就其所傳送信息的性質而言，在公共通路上傳送的信息包括（地址）、（數據）、（控制信息）。
在虛存系統中，通常採用頁表保護、段表保護和鍵保護方法實現（存儲區域）保護。
安騰體系結構採用推測技術，利用（控制）推測方法和（數據）推測方法提高指令執行的並行度。
三、簡答題（每小題8分，共16分）
列表比較CISC處理機和RISC處理機的特點。
簡要列出64位的安騰處理機體系結構的主要特點。
1.顯示並行指令計算（EPIC）技術。
2.超長指令字（VLIW）技術。
3.分支推斷技術
4.推測技術
5.軟體流水線技術
6.寄存器堆棧技術
四、計算題（12分）
有兩個浮點數N1=2j1×S1,N2=2j2×S2，其中階碼用4位移碼、尾數用8位原碼錶示（含1位符號位）。設j1=(11)2,S1=(+0.,j2=(-10)2,S2=(+0.，求N1+N2，寫出運算步驟及結果。
五、設計題（12分）
機器字長32位，常規設計的物理存儲空間≤32M，若將物理存儲空間擴展到256M，請提出一種設計方案。
六、分析題（10分）
某機的指令格式如下所示
X為定址特徵位：X=00：直接定址；X=01：用變址寄存器RX1定址；X=10：用變址寄存器RX2定址；X=11：相對定址
設(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進位數），請確定下列指令中的有效地址：
答：①有效地址：0020H
②有效地址：1166H
③有效地址：1256H
④有效地址：0058H
七、分析題（15分）
有如下四種類型的單處理機：
基準標量機（每個CPU周期啟動1條機器指令，並行度ILP=1）；
超級標量機（每個CPU周期啟動3條機器指令，並行度ILP=3）；
③ 超級流水機（每1/3個CPU周期啟動1條機器指令，並行度ILP=3）；
超標量超流水機（每個CPU周期啟動9條指令，並行度ILP=9）。
試畫出四種類型處理機的時空圖。
本科生期末試卷（四）
一、選擇題（每小題1分，共15分）
運算器的核心功能部件是（
數據匯流排
狀態條件寄存器
通用寄存器
某單片機字長32位，其存儲容量為4MB。若按字編址，它的定址範圍是（A
某SRAM晶元，其容量為1M×8位，除電源和接地端外，控制端有E和R/W#，該晶元的管腳引出線數目是（ B ）。
雙埠存儲器所以能進行高速讀/寫操作，是因為採用（ D ）。
兩套相互獨立的讀寫電路
單地址指令中為了完成兩個數的算術運算，除地址碼指明的一個操作數以外，另一個數常需採用（
堆棧定址方式
立即定址方式C
隱含定址方式
間接定址方式
為確定下一條微指令的地址，通常採用斷定方式，其基本思想是（ C ）。
用程序計數器PC來產生後繼微指令地址
用微程序計數器μPC來產生後繼微指令地址
通過微指令順序控制欄位由設計者指定或由設計者指定的判別欄位控制產生後繼微指令地址
通過指令中指定一個專門欄位來控制產生後繼微指令地址
微程式控制器中，機器指令與微指令的關係是（
每一條機器指令由一條微指令來執行B
每一條機器指令由一段用微指令編成的微程序來解釋執行
一段機器指令組成的程序可由一條微指令來執行D
一條微指令由若干條機器指令組成
CPU中跟蹤指令後繼地址的寄存器是（ B ）。
地址寄存器
程序計數器
指令寄存器
通用寄存器
某寄存器中的數值為指令碼，只有CPU的（ A ）才能識別它。
指令解碼器
為實現多級中斷，保存現場信息最有效的方法是採用（ B ）。
通用寄存器
採用DMA方式傳送數據時，每傳送一個數據，就要佔用一個（ C ）的時間。
匯流排周期
將IEEE1394串列標準界面與SCSI並行標準界面進行比較，指出下面陳述中不正確的項是（ D ）。
前者數據傳輸率高B
前者數據傳送的實時性好C
前者使用6芯電纜，體積小D
前者不具有熱插拔能力
下面陳述中，不屬於虛存機制要解決的問題項是（ D ）。
地址映射問題C
替換與更新問題D
擴大物理主存的存儲容量和字長
進程從運行狀態轉入就緒狀態的可能原因是（ D ）。
被選中佔有處理機時間
等待某一事件發生C
等待的事件已發生D
時間片已用完
安騰處理機的一組指令中，可以並行執行的指令是（
二、填空題（每小題2分，共20分）
計算機系統的層次結構從下至上可分為五級，即微程序設計級（或邏輯電路級）、一般機器級、操作系統級、（彙編語言 ）級、（ 高級語言 ）級。
十進位數在計算機內有兩種表示形式：（ 字元串 ）形式和（ 壓縮十進位串）形式。前者主要用在非數值計算的應用領域，後者用於直接完成十進位數的算術運算。
一個定點數由符號位和數值域兩部分組成。按小數點位置不同，定點數有（ 純小數 ）和（純整數 ）兩種表示方法。
對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機採用多級存儲體系結構，即（ 高速緩衝存儲器 ）、（ 主存儲器 ）、（外存儲器
高級的DRAM晶元增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM晶元，它們是（ FPM-DRAM ）、（ CDRAM ）、（ SDRAM ）。
一個較完善的指令系統，應當有（完善性）、（有效性）（規整性）、（兼容性 ）四大類指令。
機器指令對四種類型的數據進行操作。這四種數據類型包括（地址）型數據、（數值）型數據、（字元）型數據、（邏輯 ）型數據。
CPU中保存當前正在執行的指令的寄存器是（指令寄存器 IR），指示下一條指令地址的寄存器是（程序計數器PC），保存算術邏輯運算結果的寄存器是（數據緩衝寄存器DR ）和（通用寄存器
虛存系統中，通常採用頁表保護、段表保護和鍵保護以實現（ 存儲區域 ）保護。
安騰體系結構採用分支推斷技術，將傳統的（「if-then-else」
）分支結構轉變為無分支的（順序/並行
）代碼，避免了錯誤預測分支而付出的代價。
三、簡答題（每小題8分，共16分）
PCI匯流排中三種橋的名稱是什麼？簡述其功能。
解：PCI匯流排中三種橋的名稱分別是HOST匯流排/PCI橋(簡稱HOST橋)、PCI/PCI橋和PCI/LEGACY匯流排橋。
橋是一個匯流排轉換部件，可把一條匯流排的地址空間映射到另一條匯流排的地址空間上，從而使系統中任意一個匯流排主設備都能看到同一份地址表。橋有信號的緩衝能力和信號電平轉換功能。它還可以完成規程轉換、數據快存化、裝拆數據分組等
安騰處理機採用的6種增強並行性功能的技術措施是什麼？
解：1.顯示並行指令計算技術
2.超長指令字技術
3.分支推斷技術
4.推測技術
5.軟體流水技術
6.寄存器堆棧技術
五、計算題（10分）
設存儲器容量為64M字，字長為64位，模塊數m=8，分別用順序和交叉方式進行組織。存儲周期T=100ns，數據匯流排寬度為64位，匯流排傳送周期t=50ns。
求：順序存儲器和交叉存儲器的帶寬各是多少？
解：順序存儲器和交叉存儲器連續讀出m=8個字的性息總量都是
Q=64bx8=512b
順序存儲器和交叉存儲器連續讀出4個字所需的時間分別是：
t2=mT=8x100ns=8x10^-7s
t1=T+(m-1)t=100ns+7x50ns=4.5x10^-7s
順序存儲器和交叉存儲器的帶寬分別是:
W2=q/t2=512b/(8x10^-7)s=640Mb/s
W1=q/t1=512b/(4.5x10^-7)s=1137.8Mb/s
六、分析題（12分）
一種二進位RS型32位的指令結構如下：
其中OP為操作碼欄位，X為定址模式欄位，D為偏移量欄位，其定址模式定義為有效地址E及說明列表如下：
請寫出6種定址方式的名稱。
解：1.直接定址方式
2.相對定址方式
3.變址定址方式
4.基址定址方式
5.間接定址方式
6.寄存器間接定址方式
七、設計題（15分）
CPU的數據通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數據緩衝寄存器，PSW為狀態字寄存器。D-cache為數據存儲器，I-cache為指令存儲器，PC為程序計數器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈衝），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。
機器指令「LDA(R3),R0」實現的功能是：以（R3）的內容為數存單元地址，讀出數存該單元中數據至通用寄存器R0中。請畫出該取數指令周期流程圖，並在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期有T1～T4四個時鐘信號，寄存器打入信號必須註明時鐘序號）
本科生期末試卷（五）
一、選擇題（每小題1分，共15分）
某機字長64位，1位符號位，63位表示尾數，若用定點整數表示，則最大正整數位（ A ）。
請從下面浮點運算器中的描述中選出兩個描述正確的句子（ AC ）。
浮點運算器可用兩個鬆散連接的定點運算部件一階碼和尾數部件來實現 B階碼部件可實現加，減，乘，除四種運算。
階碼部件只進行階碼相加，相減和比較操作。 D
尾數部件只進行乘法和除法運算。
存儲單元是指（ B ）。
存放1個二進位信息位的存儲元B
存放1個機器字的所有存儲元集合
存放1個位元組的所有存儲元集合D
存放2個位元組的所有存儲元集合
某機字長32位，存儲容量1MB，若按字編址，它的定址範圍是（D
用於對某個寄存器中操作數的定址方式為（
寄存器直接
寄存器間接
程式控制類的指令功能是（ D ）。
進行算術運算和邏輯運算B
進行主存與CPU之間的數據傳送
進行CPU和I/O設備之間的數據傳送D
改變程序執行的順序
指令周期是指（ C ）。
CPU從主存取出一條指令的時間B
CPU執行一條指令的時間
CPU從主存取出一條指令加上執行一條指令的時間D
時鐘周期時間
描述當代流行匯流排結構中基本概念不正確的句子是（AC
當代流行的匯流排不是標準匯流排
當代匯流排結構中，CPU和它私有的cache一起作為一個模塊與匯流排相連
系統中允許有一個這樣的CPU模塊
CRT的顏色為256色，則刷新存儲器每個單元的字長是（ C ）。
發生中斷請求的條件是（ A ）。
一條指令執行結束B
一次I/O操作結束C
機器內部發生故障D
一次DMA操作結束
中斷矢量地址是（ B ）。
子程序入口地址B
中斷服務程序入口地址C
中斷服務程序入口地址指示器D
例行程序入口地址
IEEE1394所以能實現數據傳送的實時性，是因為（ AC ）。
除非同步傳送外，還提供同步傳送方式B
提高了時鐘頻率
除優先權仲裁外，還提供均等仲裁,緊急仲裁兩種匯流排仲裁方式D
能夠進行熱插拔
直接映射cache的主要優點是實現簡單。這種方式的主要缺點是（B
它比其他cache映射方式價格更貴B
如果使用中的2個或多個塊映射到cache同一行，命中率則下降
它的存取時間大於其他cache映射方式D
cache中的塊數隨著主存容量增大而線性增加
虛擬存儲器中段頁式存儲管理方案的特性為（C
空間浪費大，存儲共享不易，存儲保護容易，不能動態連接
空間浪費小，存儲共享容易，存儲保護不易，不能動態連接
空間浪費大，存儲共享不易，存儲保護容易，能動態連接
空間浪費小，存儲共享容易，存儲保護容易，能動態連接
安騰處理機的指令格式中，操作數定址採用（ B ）。
二、填空題（每小題2分，共20分）
IEEE6754標準規定的64位浮點數格式中，符號位為1位，階碼為11位，尾數為52位。則它所能表示的最大規格化正數為（
直接使用西文鍵盤輸入漢字，進行處理，並顯示列印漢字，要解決漢字的（
）三種不同用途的編碼。
數的真值變成機器碼時有四種表示方法，即（
）表示法，（
）表示法，（
）表示法，（
）表示法。
主存儲器的技術指標有（
cache和主存構成了（
），全由（
）來實現。
根據通道的工作方式，通道分為（
）通道和（
）通道兩種類型。
）I/O標準界面，IEEE1394是（
）I/O標準界面。
某系統匯流排的一個存取周期最快為3個匯流排時鐘周期，匯流排在一個匯流排周期中可以存取32位數據。如匯流排的時鐘頻率為8.33MHz，則匯流排的帶寬是（
操作系統是計算機硬體資源管理器，其主要管理功能有（
）管理、（
）管理和（
10 安騰處理機採用VLIW技術，編譯器經過優化，將多條能並行執行的指令合併成一個具有（
）的超長指令字，控制多個獨立的（
）同時工作。
三、簡答題（每小題8分，共16分）
畫圖說明現代計算機系統的層次結構。
簡述水平型微指令和垂直型微指令的特點。
四、計算題（10分）
CPU執行一段程序時，cache完成存取的次數為2420次，主存完成的次數為80次，已知cache存儲周期為40ns，主存存儲周期為200ns，求cache/主存系統的效率和平均訪問時間。
ta = h*tc+(1-h)*tm = 45.12 ns
e =tc/ta = 88.65%
五、設計題（12分）
某機器單字長指令為32位，共有40條指令，通用寄存器有128個，主存最大定址空間為64M。定址方式有立即定址、直接定址、寄存器定址、寄存器間接定址、基值定址、相對定址六種。請設計指令格式，並做必要說明。
六、證明題（12分）
一條機器指令的指令周期包括取指（IF）、解碼（ID）、執行（EX）、寫回（WB）四個過程段，每個過程段1個時鐘周期T完成。
先段定機器指令採用以下三種方式執行：①非流水線（順序）方式，②標量流水線方式，③超標量流水線方式。
請畫出三種方式的時空圖，證明流水計算機比非流水計算機具有更高的吞吐率。
七、設計題（15分）
CPU的數據通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數據緩衝寄存器，PSW為狀態字寄存器。D-cache為數據存儲器，I-cache為指令存儲器，PC為程序計數器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈衝），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。
機器指令「STO R1,(R2)」實現的功能是：將寄存器R1中的數據寫入到以（R2）為地址的數存單元中。請畫出該存數指令周期流程圖，並在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期含T1～T4四個時鐘信號，寄存器打入信號必須註明時鐘序號）
本科生期末試卷（六）
一、選擇題（每小題1分，共15分）
從器件角度看，計算機經歷了五代變化。但從系統結構看，至今絕大多數計算機仍屬於（ B ）計算機。
馮·諾依曼
某機字長32位，其中1位表示符號位。若用定點整數表示，則最小負整數為（
以下有關運算器的描述，（ C ）是正確的。
只做加法運算
只做算術運算
算術運算與邏輯運算
只做邏輯運算
EEPROM是指（
讀寫存儲器
只讀存儲器
閃速記憶體
電擦除可編程只讀存儲器
常用的虛擬存儲系統由（ B ）兩級存儲器組成，其中輔存是大容量的磁表面存儲器。
cache-主存
cache-輔存
通用寄存器-cache
RISC訪內指令中，操作數的物理位置一般安排在（
棧頂和次棧頂
兩個主存單元
一個主存單元和一個通用寄存器 D
兩個通用寄存器
當前的CPU由（
控制器、運算器、cacheC
運算器、主存 D
控制器、ALU、主存
流水CPU是由一系列叫做「段」的處理部件組成。和具備m個並行部件的CPU相比，一個m段流水CPU的吞吐能力是（
具備同等水平B
不具備同等水平C
在集中式匯流排仲裁中，（
A）方式回應時間最快。
計數器定時查詢
CPU中跟蹤指令後繼地址的寄存器是（
地址寄存器
指令計數器
程序計數器
指令寄存器
從信息流的傳輸速度來看，（ A ）系統工作效率最低。
單級中斷系統中，CPU一旦回應中斷，立即關閉（ C ）標誌，以防止本次中斷服務結束前同級的其他中斷源產生另一次中斷進行干擾。
安騰處理機的典型指令格式為（ ）位。
下面操作中應該由特權指令完成的是（
設置定時器的初值B
從用戶模式切換到管理員模式C
開定時器中斷D
下列各項中，不屬於安騰體系結構基本特徵的是（
超長指令字
顯式並行指令計算
二、填空題（每小題2分，共20分）
字元信息是符號數據，屬於處理（
）領域的問題，國際上採用的字元系統是七單位的（
按IEEE754標準，一個32位浮點數由符號位S（1位）、階碼E（8位）、尾數M（23位）三個域組成。其中階碼E的值等於指數的真值（
）加上一個固定的偏移值（
雙埠存儲器和多模塊交叉存儲器屬於並行存儲器結構，其中前者採用（
）並行技術，後者採用（
）並行技術。
虛擬存儲器分為頁式、（
）式三種。
安騰指令格式採用5個欄位：除了操作碼（OP）欄位和推斷欄位外，還有3個7位的（
）欄位，它們用於指定（
）2個源操作數和1個目標操作數的地址。
CPU從存儲器取出一條指令並執行該指令的時間稱為（
），它常用若干個（
）來表示。
安騰CPU中的主要寄存器除了128個通用寄存器、128個浮點寄存器、128個應用寄存器、1個指令指針寄存器（即程序計數器）外，還有64個（
衡量匯流排性能的重要指標是（
），它定義為匯流排本身所能達到的最高傳輸速率，單位是（
DMA控制器按其結構，分為（
）DMA控制器和（
）DMA控制器。前者適用於高速設備，後者適用於慢速設備。
64位處理機的兩種典型體系結構是（
）。前者保持了與IA-32的完全兼容，後者則是一種全新的體系結構。
三、簡答題（每小題8分，共16分）
簡要總結一下，採用哪幾種技術手段可以加快存儲系統的訪問速度？
採用更高速的技術來縮短讀出時間，還可採用並行技術的存儲器。
一台機器的指令系統有哪幾類典型指令？列出其名稱。
數據傳送類
輸入輸出類
字元串處理類
五、設計題（12分）
現給定與門、或門、異或門三種晶元，其中與門、或門的延遲時間為20ms，異或門的延遲時間為60ns。
⑴請寫出一位全加器（FA）的真值表和邏輯表達式，畫出FA的邏輯圖。
⑵畫出32位行波進位加法器/減法器的邏輯圖。註：畫出最低2位和最高2位（含溢出電路）
⑶計算一次加法所用的總時間。
六、計算題（12分）
某計算機的存儲系統由cache、主存和磁碟構成。cache的訪問時間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時間將其裝入cache，然後再進行訪問；如果被訪問的單元不在主存中，則需要10ms的時間將其從磁碟中讀入主存，然後再裝入cache中並開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統中訪問一個字的平均時間。
七、計算題（15分）
假設使用100台多處理機系統獲得加速比80，求原計算機程序中串列部分所佔的比例是多少？
本科生期末試卷（七）
一、選擇題（每小題1分，共15分）
馮·諾依曼機工作的基本方式的特點是（ B ）。
多指令流單數據流B
按地址訪問並順序執行指令C
存貯器按內容選擇地址
在機器數（BC
）中，零的表示形式是唯一的。
在定點二進位運算器中，減法運算一般通過（D
）來實現。
A 原碼運算的二進位減法器B 補碼運算的二進位減法器 C 原碼運算的十進位加法器 D 補碼運算的二進位加法器
某計算機字長32位，其存儲容量為256MB，若按單字編址，它的定址範圍是（ D ）。
主存貯器和CPU之間增加cache的目的是（A
解決CPU和主存之間的速度匹配問題B
擴大主存貯器容量
擴大CPU中通用寄存器的數量D
既擴大主存貯器容量，又擴大CPU中通用寄存器的數量
單地址指令中為了完成兩個數的算術運算，除地址碼指明的一個操作數外，另一個常需採用（ C ）。
堆棧定址方式
立即定址方式 C
隱含定址方式
間接定址方式
同步控制是（ C ）。
只適用於CPU控制的方式B
只適用於外圍設備控制的方式
由統一時序信號控制的方式D
所有指令執行時間都相同的方式
描述PCI匯流排中基本概念不正確的句子是（ CD ）。
PCI匯流排是一個與處理器無關的高速外圍設備B
PCI匯流排的基本傳輸機制是猝髮式傳送
PCI設備一定是主設備 D
系統中只允許有一條PCI匯流排
CRT的解析度為像素，像素的顏色數為256，則刷新存儲器的容量為（ B ）。
為了便於實現多級中斷，保存現場信息最有效的辦法是採用（ B ）。
通用寄存器
特權指令是由（ C ）執行的機器指令。
操作系統核心程序
虛擬存儲技術主要解決存儲器的（ B ）問題。
擴大存儲容量
前三者兼顧
引入多道程序的目的在於（ A ）。
充分利用CPU，減少等待CPU時間B
提高實時回應速度
有利於代碼共享，減少主輔存信息交換量D
充分利用存儲器
64位雙核安騰處理機採用了（ ABD ）技術。
流水+資源重複
在安騰處理機中，控制推測技術主要用於解決（ B ）問題。
與取數指令有關的控制相關C
與轉移指令有關的控制相關 D
與存數指令有關的控制相關
二、填空題（每小題2分，共20分）
在計算機術語中，將ALU控制器和（ 運算器 ）存儲器合在一起稱為（ CPU ）。
數的真值變成機器碼可採用原碼錶示法，反碼錶示法，（ 補碼 ）表示法，（ 移碼 ）表示法。
廣泛使用的（ SRAM）和（ DRAM ）都是半導體隨機讀寫存儲器。前者的速度比後者快，但集成度不如後者高。
反映主存速度指標的三個術語是存取時間、（存儲器帶寬 ）和（ 存儲周期 ）。
形成指令地址的方法稱為指令定址，通常是（順序）定址，遇到轉移指令時（ 跳躍 ）定址。
CPU從（ 存儲器 ）取出一條指令並執行這條指令的時間和稱為（ 指令周期 ）。
RISC指令系統的最大特點是：只有（ 取數 ）指令和（存數 ）指令訪問記憶體，其餘指令的操作均在寄存器之間進行。
微型機的標準匯流排，從帶寬132MB/S的32位（字長）匯流排發展到64位的（指令）匯流排。
IA-32表示（ intel ）公司的（ 64 ）位處理機體系結構。
安騰體系機構採用顯示並行指令計算技術，在指令中設計了（屬性）欄位，用以指明哪些指令可以（並行）執行。
三、簡答題（每小題8分，共16分）
存儲系統中加入chche存儲器的目的是什麼？有哪些地址映射方式，各有什麼特點？
目的：解決CPU和主存之間速度不匹配的問題。地址映射方式有全相聯方式、直接方式和組相連方式。1全相聯方式：任一主存塊能映射到Cache中任意行(主存塊的容量等於Cache行的容量）--優點：靈活，不易產生衝突；缺點：比較電路難於實現，且效率低，速度慢；2直接方式：某一主存塊只能能映射到Cache的特定行--優點：硬體簡單，成本低；缺點：容易產生衝突，易"顛簸"，不能有效利用Cache空間；3組相連：把Cache分為若干組，每組含有若干行，組間直接映射，組內全相聯映射--結合上面兩種的優點。組相聯映射是前兩種方式的折中，方式靈活，硬體實現也不那麼複雜。
畫出DMA傳送數據流程圖。
四、分析題（12分）
某加法器進位鏈小組信號為C4C3C2C1，低位來的進位信號為C0，請分別按下述兩種方式寫出C4C3C2C1的邏輯表達式：
串列進位方式
並行進位方式
五、計算題（10分）
某計算機系統的內存儲器又cache和主存構成，cache的存儲周期為30ns，主存的存取周期為150ns。已知在一段給定的時間內，CPU共訪問記憶體5000次，其中400次訪問主存。問：
cache的命中率是多少？
CPU訪問記憶體的平均時間是多少納秒？
30*92%+150*8%=39.6
cache-主存系統的效率是多少？30/39.6=75.8%
七、設計題（15分）
圖1所示為雙匯流排結構的機器，IR為指令寄存器，PC為程序計數器（具有加1功能），M為主存（受R/W#讀寫信號控制），AR為主存地址寄存器，DR為數據緩衝寄存器，ALU內+-控制信號決定完成何種操作信號，控制信號G控制的一個門電路。所有箭頭在線的小圈表示控制信號的輸入/輸出點。例如R1i表示寄存器R1的輸入，R1O表示寄存器R1的輸出。未標信號的線表示直通，不受控制。
「ADD R2,R0」指令完成(R0)+(R2)→R0的功能操作。畫出其指令周期流程圖。
若將主存M分成數存和指存兩個存儲器，通用寄存器R0～R3的輸出直接連到x或y暫存器。請修改數據通路，畫出「ADD R2，R0」指令的指令周期流程圖。
執行同一個ADD指令，第②種情況下機器速度提高多少倍？
「ADD R2,R0」指令完成(R0)+(R2)→R0的功能操作。畫出其指令周期流程圖。
若將主存M分成數存和指存兩個存儲器，通用寄存器R0～R3的輸出直接連到x或y暫存器。請修改數據通路，畫出「ADD R2，R0」指令的指令周期流程圖。
執行同一個ADD指令，第②種情況下機器速度提高多少倍？
(6-5)/6=1/6
本科生期末試卷（八）
一、選擇題（每小題1分，共15分）
下列數中最小的數是（C
（101001）BCD
某DRAM晶元，其存儲容量為512×8位，該晶元的地址線和數據線的數目是（9
在下面描述的彙編語言基本概念中，不正確的表述是（CD
對程序員的訓練要求來說，需要硬體知識 B
彙編語言對機器的依賴性高
用彙編語言編寫程序的難度比高級語言小 D
彙編語言編寫的程序執行速度比高級語言慢
交叉存儲器實質上是一種多模塊存儲器，它用（ A ）方式執行多個獨立的讀寫操作。
寄存器間接定址方式中，操作數在（
通用寄存器
程序計數器
機器指令與微指令之間的關係是（ A ）。
用若干條微指令實現一條機器指令 B
用若干條機器指令實現一條微指令
用一條微指令實現一條機器指令
用一條機器指令實現一條微指令
描述多媒體CPU基本概念中，不正確的是（ B ）。
多媒體CPU是帶有MMX技術的處理器
MMX是一種多媒體擴展結構
MMX指令集是一種多指令流多數據流的並行處理指令
多媒體CPU是以超標量結構為基礎的CISC機器
在集中式匯流排仲裁中，（A
）方式對電路故障最敏感。 191ye
計數器定時查詢
流水線中造成控制相關的原因是執行（
A）指令而引起。
無條件轉移
PCI匯流排是一個高帶寬且與處理器無關的標準匯流排。下面描述中不正確的是（B
採用同步定時協議
採用分散式仲裁策略 C
具有自動配置能力
適合於低成本的小系統
下面陳述中，不屬於外圍設備三個基本組成部分的是（ D ）。
中斷處理過程中，（ A ）項是由硬體完成。
保存CPU現場
恢復CPU現場
IEEE1394是一種高速串列I/O標準界面。以下選項中，（D
）項不屬於IEEE1394的協議集。
串列匯流排管理
下面陳述中，（
）項屬於存儲管理部件MMU的職能。
分區式存儲管理
64位的安騰處理機設置了四類執行單元。下面陳述中，（ D ）項不屬於安騰的執行單元。
浮點執行單元
存儲器執行單元 C
轉移執行單元
定點執行單元
二、填空題（每小題2分，共20分）
定點32位字長的字，採用2的補碼形式表示時，一個字所能表示的整數範圍是（
IEEE754標準規定的64位浮點數格式中，符號位為1位，階碼為11位，尾數為52位，則它能表示的最大規格化正數為（
浮點加、減法運算的步驟是（対階操作）、（尾數加減運算）、（規格化處理）、（舍入操作）、（判斷階碼是否已出）。
某計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統的地址線至少需要（24）條。
一個組相聯映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（20）位，其中主存字塊標記應為（9）位，組地址應為（5）位，Cache地址共（15）位。
CPU從主存取出一條指令並執行該指令的時間叫（指令周期），它通常包含若干個（CPU周期），而後者又包含若干個（時鐘周期）。
某中斷系統中，每抽取一個輸入數據就要中斷CPU一次，中斷處理程序接收取樣的數據，並將其保存到主存緩衝區內。該中斷處理需要X秒。另一方面，緩衝區內每存儲N個數據，主程序就將其取出進行處理，這種處理需要Y秒，因此該系統可以跟蹤到每秒（N/(N*X+Y)）次中斷請求。
在計算機系統中，多個系統部件之間信息傳送的公共通路稱為（匯流排）。就其所傳送信息的性質而言，在公共通路上傳送的信息包括（地址）、（數據）、（控制信息）。
在虛存系統中，通常採用頁表保護、段表保護和鍵保護方法實現（存儲）保護。
安騰體系結構採用推測技術，利用（控制）推測方法和（數據）推測方法提高指令執行的並行度。
三、簡答題（每小題8分，共16分）
比較水平型微指令與垂直型微指令特點。
（1）水平微指令並行操作能力強，效率高，靈活性強，垂直微指令則較差（2）水平微指令執行一條指令的時間短，垂直微指令執行一條機器指令的時間長（3）由水平微指令解釋指令的微程序，由微指令較長而微程序短的特點，垂直微指令則相反，微指令字較短而微程序長（4）水平微指令與機器指令差別很大，一般需要對機器的結構，數據通路，時序系統以及微命令很精通才能設計
簡述安騰處理機的「分支推斷」技術的基本思想。
五、分析題（12分）182頁13題
指令流水線有取指（IF）、解碼（ID）、執行（EX）、寫回寄存器堆（WB）四個過程段，共有12條指令連續輸入此流水線。要求：
畫出流水處理的時空圖，假設時鐘周期100ns。
求流水線的實際吞吐率（單位時間裡執行完畢的指令數）。
求流水CPU的加速比。
六、設計題（15分）
CPU的數據通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數據緩衝寄存器，PSW為狀態字寄存器。D-cache為數據存儲器，I-cache為指令存儲器，PC為程序計數器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈衝），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。
機器指令「JMP （R3）」實現的功能是：將寄存器（R3）的內容2008送到程序計數器PC，下一條指令將從指存2008號單元讀出執行。JMP是無條件轉移指令。畫出JMP指令周期流程圖，並在CPU周期外標出所需的微操作控制信號。（一個CPU周期含T1～T4四個時鐘信號，打入寄存器信號必須註明時鐘序號）
七、分析題（12分）
一台單處理機採用串列程序實現A1+A2+A3+A4+A5+A6+A7+A8各矩陣（均為n×n）的累加求和運算。請畫出一種計算任務優化演算法圖。
若用4台多處理機系統實現上述矩陣的求和運算，請畫出計算任務優化演算法圖。
本科生期末試卷（九）
一、選擇題（每小題1分，共15分）
運算器的核心功能部件是（ B ）。
數據匯流排
狀態條件寄存器
通用寄存器
某單片機字長32位，其存儲容量為4MB。若按字編址，它的定址範圍是（ A ）。
某SRAM晶元，其容量為1M×8位，除電源和接地端外，控制端有E和R/W#，該晶元的管腳引出線數目是（ D ）。
雙埠存儲器所以能進行高速讀/寫操作，是因為採用（ D ）。
兩套相互獨立的讀寫電路
單地址指令中為了完成兩個數的算術運算，除地址碼指明的一個操作數以外，另一個數常需採用（C
堆棧定址方式
立即定址方式
隱含定址方式
間接定址方式
為確定下一條微指令的地址，通常採用斷定方式，其基本思想是（ C ）。
用程序計數器PC來產生後繼微指令地址
用微程序計數器μPC來產生後繼微指令地址
通過微指令順序控制欄位由設計者指定或由設計者指定的判別欄位控制產生後繼微指令地址
通過指令中指定一個專門欄位來控制產生後繼微指令地址
微程式控制器中，機器指令與微指令的關係是（ B ）。
每一條機器指令由一條微指令來執行B
每一條機器指令由一段用微指令編成的微程序來解釋執行
一段機器指令組成的程序可由一條微指令來執行D
一條微指令由若干條機器指令組成
CPU中跟蹤指令後繼地址的寄存器是（
地址寄存器
程序計數器
指令寄存器
通用寄存器
某寄存器中的數值為指令碼，只有CPU的（ A ）才能識別它。
指令解碼器
為實現多級中斷，保存現場信息最有效的方法是採用（B
通用寄存器
採用DMA方式傳送數據時，每傳送一個數據，就要佔用一個（
C）的時間。
匯流排周期
將IEEE1394串列標準界面與SCSI並行標準界面進行比較，指出下面陳述中不正確的項是（ D ）。
前者數據傳輸率高B
前者數據傳送的實時性好C
前者使用6芯電纜，體積小D
前者不具有熱插拔能力
下面陳述中，不屬於虛存機制要解決的問題項是（D
地址映射問題C
替換與更新問題D
擴大物理主存的存儲容量和字長
進程從運行狀態轉入就緒狀態的可能原因是（
被選中佔有處理機時間B
等待某一事件發生C
等待的事件已發生D
時間片已用完
安騰處理機的一組指令中，可以並行執行的指令是（A
二、填空題（每小題2分，共20分）
計算機系統的層次結構從下至上可分為五級，即微程序設計級（或邏輯電路級）、一般機器級、操作系統級、（彙編語言 ）級、（ 高級語言 ）級。
十進位數在計算機內有兩種表示形式：（ 字元串 ）形式和（ 壓縮十進位串）形式。前者主要用在非數值計算的應用領域，後者用於直接完成十進位數的算術運算。
一個定點數由符號位和數值域兩部分組成。按小數點位置不同，定點數有（ 純小數 ）和（純整數 ）兩種表示方法。
對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機採用多級存儲體系結構，即（ 高速緩衝存儲器 ）、（ 主存儲器 ）、（外存儲器
高級的DRAM晶元增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM晶元，它們是（ FPM-DRAM ）、（ CDRAM ）、（ SDRAM ）。
一個較完善的指令系統，應當有（完善性）、（有效性）（規整性）、（兼容性 ）四大類指令。
機器指令對四種類型的數據進行操作。這四種數據類型包括（地址）型數據、（數值）型數據、（字元）型數據、（邏輯 ）型數據。
CPU中保存當前正在執行的指令的寄存器是（指令寄存器 IR），指示下一條指令地址的寄存器是（程序計數器PC），保存算術邏輯運算結果的寄存器是（數據緩衝寄存器DR ）和（通用寄存器
虛存系統中，通常採用頁表保護、段表保護和鍵保護以實現（ 存儲區域 ）保護。
安騰體系結構採用分支推斷技術，將傳統的（「if-then-else」
）分支結構轉變為無分支的（順序/並行
）代碼，避免了錯誤預測分支而付出的代價。
三、簡答題（每小題8分，共16分）
為什麼在計算機系統中引入DMA方式來交換數據？若使用匯流排周期挪用方式，DMA控制器佔用匯流排進行數據交換期間，CPU處於何種狀態？
為了減輕cpu對I/O操作的控制，使得cpu的效率有了提高。
可能遇到兩種情況：一種是此時CPU不需要訪內，如CPU正在執行乘法命令；另一種情況是，I/O設備訪內優先，因為I/O訪內有時間要求，前一個I/O數據必須在下一個訪內請求到來之前存取完畢。
簡述磁表面存儲器的讀/寫原理。
在磁表面存儲器中，
利用一種稱為「磁頭」的裝置來形成和判別磁層中的不同磁化狀態，寫入時，利用磁頭使載磁體具有不同的磁化狀態，而在讀出時又利用磁頭來判別這些不同的磁化狀態
五、計算題（10分）
已知cache存儲周期40ns，主存存儲周期200ns，cache/主存系統平均訪問時間為50ns，求cache的命中率是多少？
六、分析題（12分）《5.3.3》
已知浮點加法流水線由階碼比較、對階、尾數相加、規格化四個流水段組成，每段所需的時間（包括緩衝寄存器時間）分別為30ns、25ns、55ns、50ns。請畫出該流水線的時空圖，並計算加速比。
對n次執行為：160n/（n+3）
七、設計題（15分）《78-79第10題》
圖1所示為傳送（MOV，OP碼IR0IR100）、加法（ADD，OP碼IR0IR101）、取反（COM，OP碼IR0IR110）、十進位加法（ADT，OP碼IR0IR111）四條指令的微程序流程圖，每一框表示一個CPU周期。其中rs,rd為8個通用寄存器R0～R7，每個CPU周期含4個時鐘脈衝T1～T4。
設微指令的微命令欄位為12位，判別欄位和下址欄位是多少位？
控制存儲器E2PROM存儲容量至少是多少？
給每條微指令分配一個確定的微地址（二進位編碼表示）。
寫出微地址轉移邏輯表達式和轉移邏輯圖。
畫出微程式控制器結構圖。
本科生期末試卷（十）
一、選擇題（每小題1分，共15分）
某機字長64位，1位符號位，63位表示尾數，若用定點整數表示，則最大正整數位（ A ）。
請從下面浮點運算器中的描述中選出兩個描述正確的句子（ AC ）。
浮點運算器可用兩個鬆散連接的定點運算部件一階碼和尾數部件來實現 B階碼部件可實現加，減，乘，除四種運算
階碼部件只進行階碼相加，相減和比較操作。D
尾數部件只進行乘法和除法運算。
存儲單元是指（ B ）。
存放1個二進位信息位的存儲元B
存放1個機器字的所有存儲元集合
存放1個位元組的所有存儲元集合D
存放2個位元組的所有存儲元集合
某機字長32位，存儲容量1MB，若按字編址，它的定址範圍是（ D ）。
用於對某個寄存器中操作數的定址方式為（C
寄存器直接
寄存器間接
程式控制類的指令功能是（ D ）。
進行算術運算和邏輯運算
進行主存與CPU之間的數據傳送
進行CPU和I/O設備之間的數據傳送
改變程序執行的順序
指令周期是指（ C ）。
CPU從主存取出一條指令的時間
CPU執行一條指令的時間
CPU從主存取出一條指令加上執行一條指令的時間
時鐘周期時間
描述當代流行匯流排結構中基本概念不正確的句子是（AC
當代流行的匯流排不是標準匯流排
當代匯流排結構中，CPU和它私有的cache一起作為一個模塊與匯流排相連C
系統中允許有一個這樣的CPU模塊
CRT的顏色為256色，則刷新存儲器每個單元的字長是（ C ）。
發生中斷請求的條件是（
一條指令執行結束
一次I/O操作結束 C
機器內部發生故障
一次DMA操作結束
中斷矢量地址是（ B ）。
子程序入口地址
中斷服務程序入口地址 C
中斷服務程序入口地址指示器 D
例行程序入口地址
IEEE1394所以能實現數據傳送的實時性，是因為（ C ）。
除非同步傳送外，還提供同步傳送方式
提高了時鐘頻率
除優先權仲裁外，還提供均等仲裁,緊急仲裁兩種匯流排仲裁方式
能夠進行熱插拔
直接映射cache的主要優點是實現簡單。這種方式的主要缺點是（ B ）。
它比其他cache映射方式價格更貴B
如果使用中的2個或多個塊映射到cache同一行，命中率則下降
它的存取時間大於其他cache映射方式D
cache中的塊數隨著主存容量增大而線性增加
虛擬存儲器中段頁式存儲管理方案的特性為（ D ）。
空間浪費大，存儲共享不易，存儲保護容易，不能動態連接
空間浪費小，存儲共享容易，存儲保護不易，不能動態連接
空間浪費大，存儲共享不易，存儲保護容易，能動態連接
空間浪費小，存儲共享容易，存儲保護容易，能動態連接
安騰處理機的指令格式中，操作數定址採用（C
二、填空題（每小題2分，共20分）
IEEE6754標準規定的位浮點數格式中，符號位為位，階碼為位，尾數為位。則它所能表示的最大規格化正數為（）。
直接使用西文鍵盤輸入漢字，進行處理，並顯示列印漢字，要解決漢字的（輸入編碼 ）、（漢字內碼
）和（漢字字模碼
）三種不同用途的編碼。
數的真值變成機器碼時有四種表示方法，即（原碼）表示法，（補碼）表示法，（反碼）表示法，（移碼）表示法。
主存儲器的技術指標有（存儲容量 ），（存取時間
），（存儲周期
），（存儲器帶寬
cache和主存構成了（ 內存儲器 ），全由（硬體
）來實現。
根據通道的工作方式，通道分為（ 選擇 ）通道和（ 多路 ）通道兩種類型。
SCSI是（ 並行 ）I/O標準界面，IEEE1394是（ 串列 ）I/O標準界面。
某系統匯流排的一個存取周期最快為3個匯流排時鐘周期，匯流排在一個匯流排周期中可以存取32位數據。如匯流排的時鐘頻率為8.33MHz，則匯流排的帶寬是（
操作系統是計算機硬體資源管理器，其主要管理功能有（ 處理機 ）管理、（ 存儲 ）管理和（ 設備 ）管理。
安騰處理機採用VLIW技術，編譯器經過優化，將多條能並行執行的指令合併成一個具有（
）的超長指令字，控制多個獨立的（多個操作嗎 ）同時工作。
三、簡答題（每小題8分，共16分）
畫圖說明當代匯流排的內部結構與外部功能部件的聯繫，做簡要說明。《187》
比較cache與虛存的相同點和不同點。相同點：
（1）出發點相同，都是為了提高存儲系統的性能價格比而構造的封層存儲體系
（2）原理相同；都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調入相對高速而小容量的存儲器. 不同點：
（1）側重點不同；cache主要解決主存和CPU的速度差異問題；虛存主要是解決存儲容量問題。
（2）數據通路不同；CPU與cache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無直接通路。
（3）透明性不同cache對系統程序員和應用程序員都透明；而虛存只對應用程序員透明。
（4）未命名時的損失不同；主存未命中時系統的性能損失要遠大於cache未命中時的損失。
四、證明題（10分）
設[N]補=anan-1…a1a0，其中an是符號位。
五、分析題（12分）
判斷以下三組指令中各存在哪種類型的數據相關？
⑴I1 LDA R1,AM(A)→R1,M(A)是存儲器單元
I2 ADD R2,R1(R2)+(R1)→R2
⑵I3 ADD R3,R4(R3)+(R4)→R3
I4 MUL R4,R5(R4)×(R5)→R4
⑶I5 LDA R6,BM(B)→R6,M(B)是存儲器單元
I6 MUL R6,R7(R6)×(R7)→R6
六、設計題（15分）
一個CPU周期中需要4個節拍脈衝T1～T4。每個Ti的持續間隔為200ns。請設計：
節拍脈衝產生器；
② 啟停控制邏輯電路。要求T1前沿開啟、T4後沿關閉節拍脈衝產生器。
七、簡答題（12分）
為什麼MESI協議能夠解決多處理機系統中的Cache一致性？
一、選擇題（分，每題分）
1、 某機字長32位，其中1位表示符號位。若用定點整數表示，則最小負整數為（
2、 以下有關運算器的描述，（
）是正確的。
只做加法運算
B、只做算術運算
算術運算與邏輯運算 D、只做邏輯運算
3、運算器的核心功能部件是（
數據匯流排
狀態條件寄存器
通用寄存器
4、在機器數（
）中，零的表示形式是唯一的。
5、在定點二進位運算器中，減法運算一般通過（
）來實現。
原碼運算的二進位減法器
B 補碼運算的二進位減法器 C原碼運算的十進位加法器
D補碼運算的二進位加法器
6、用16位字長（其中一位符號位）表示定點小數時，所能表示的數值範圍是_____。
A.0≤│N│≤1-2-（16+1）
B.0≤│N│≤1-2-16
C.0≤│N│≤1-2-（16-1）
D.0≤│N│≤1
7、8位定點字長的字，採用2的補碼錶示時，一個字所能表示的整數範圍是______。
A –128 ~ +127
–129 ~ +128
D -128 ~ +128
8、 請從下面浮點運算器中的描述中選出兩個描述正確的句子（
浮點運算器可用兩個鬆散連接的定點運算部件一階碼和尾數部件來實現。B
階碼部件可實現加，減，乘，除四種運算。
階碼部件只進行階碼相加，相減和比較操作。D
尾數部件只進行乘法和除法運算。
）表示法主要用於表示浮點數中的階碼。
10、若浮點數用補碼錶示，則判斷運算結果是否為規格化數的方法是______。
A 階符與數符相同為規格化數 B 階符與數符相異為規格化數
C 數符與尾數小數點後第一位數字相異為規格化數D數符與尾數小數點後第一位數字相同為規格化數
11、如果浮點數尾數用補碼錶示，則判斷下列哪一項的運算結果是規格化數______。
12、在定點運算器中，無論採用雙符號位還是單符號位，必須有______，它一般用______來實現。
解碼電路， 與非門
編碼電路， 或非門
溢出判斷電路 ，異或門
移位電路， 與或非門
13、四片74181ALU和1片74182CLA器件相配合，具有如下進位傳遞功能______。
組內先行進位，組間先行進位 ；C
組內先行進位，組間行波進位 D
組內行波進位，組間先行進位
14、假定下列字元碼中有奇偶校驗位，但沒有數據錯誤，採用偶校校驗的字元碼是______。
15、假定下列字元碼中有奇偶校驗位，但沒有數據錯誤，採用偶校驗的字元碼是______。
二、填空題（分，每題分）
1、數的真值變成機器碼可採用表示法（
），反碼錶示法，（
）表示法，（
）表示法。
2、按IEEE754標準，一個32位浮點數由符號位S（1位）、階碼E（8位）、尾數M（23位）三個域組成。其中階碼E的值等於指數的真值（
）加上一個固定的偏移值（
3、一個定點數由符號位和數值域兩部分組成。按小數點位置不同，定點數有（
）兩種表示方法。
4、若[X]補=，則X的十進位數真值是（
5、 浮點加、減法運算的步驟是（
6、移碼錶示法主要用於表示浮點數的（
7、74181是4位的（
）行ALU晶元。
三、計算題（分，第題，第題分，第題分）
1、將十進位數20.5轉換成32位浮點數的二進位格式來存儲。
2、已知x=-0.0111，y=+0.1100,求：
[x]補，[-x]補，[y]補，[-y]補，[x]原，[y]原，[x]移，[y]移
[x+y]補,[x-y]補,並判斷兩次運算各自是否溢出。
3、設浮點數數的階碼用5位（符號2位）補碼錶示，位數用8位（符號2位）補碼錶示，計算x=2*0.100101，y=2*（-0.011110）。
指令章節：
一、選擇題
1、計算機採用不同定址方式的目的主要是（
A、降低指令解碼的難度
、縮短指令字長，擴大定址空間，提高編程靈活性
C、實現程式控制
D、提高訪存速度
2、 單地址指令中為了完成兩個數的算術運算，除地址碼指明的一個操作數外，另一個常需採用（ ）。
堆棧定址方式 B、
立即定址方式
隱含定址方式 D 、 間接定址方式
3、二地址指令中，操作數的物理位置可以安排在（
）（多選題）
A、兩個主存單元
、兩個寄存器
、一個主存單元和一個寄存器
、棧頂和次棧頂
4、操作數在寄存器中定址方式是（
A、直接定址
、立即定址
、寄存器定址
、寄存器間接定址
5、操作數的地址在寄存器中定址方式是（ ）
A、直接定址
、立即定址
、寄存器定址
、寄存器間接定址
6、變址定址方式中，操作數的有效地址是（
A、基址寄存器的內容加上形式地址
變址寄存器的內容加上形式地址
C、程序計數器的內容加上形式地址
通用寄存器的內容加上形式地址
7、基址定址方式中，操作數的有效地址是（ ）
A、基址寄存器的內容加上形式地址
變址寄存器的內容加上形式地址
C、程序計數器的內容加上形式地址
通用寄存器的內容加上形式地址
8、相對定址方式中，操作數的有效地址是（ ）
A、基址寄存器的內容加上形式地址
變址寄存器的內容加上形式地址
C、程序計數器的內容加上形式地址
通用寄存器的內容加上形式地址
9、採用基址定址可以擴大定址範圍，且（
A、變址寄存器內容用用戶確定，在程序執行過程不變
B、變址寄存器內容由操作系統確定，在程序執行過程中不可變
C、變址寄存器內容由操作系統確定，在程序執行過程中可變
D、變址寄存器內容用用戶確定，在程序執行過程可變
11、堆棧定址方式中，設為累加器，為堆棧指針，為指示的棧頂單元，如果進棧操作的動作順序是（）→M,(SP)-1→SP，那麼出棧操作的動作順序為（ ）。
A、)→A, (SP)+1→SP
B、→SP , (M)→A
C、)→A, (SP)-1→SP
D、(SP)-1→SP , (M)→A
12、程式控制類指令的功能是（
A、進行主存和之間的數據傳送
、進行和設備之間的數據傳送、改變程序執行的方向
13、擴展操作碼是（
A、操作碼以外的輔助操作欄位的代碼
、指令格式中不同欄位設置的操作碼
C、一種指令優化技術，既讓操作碼的長度隨著地址數的減少而增加，不同地址數的指令可以具有不同的操作碼長度
14、設相對定址的轉移指令佔兩個位元組，第一個位元組是操作碼，第二個位元組是相對位移量（用補碼錶示），若每當從存儲器中取出一個位元組時，即自動完成（）→PC，設當前PC的內容為2000H，要求轉移到2008H地址，則該轉移指令第二位元組內容應該是（
RISC訪內指令中，操作數的物理位置一般安排在（
A 、棧頂和次棧頂 B、 兩個主存單元C
、一個主存單元和一個通用寄存器 D 、兩個通用寄存器
16、程式控制類的指令功能是（）。
進行算術運算和邏輯運算 B 、進行主存與之間的數據傳送
C 、 進行和設備之間的數據傳送 D、 改變程序執行的順序
17、設相對定址的轉移指令佔兩個位元組，第一個位元組為操作碼，第二個位元組為相對位移量（用補碼錶示），若每當從存儲器中取出一個位元組時，即自動完成（）→PC，設當前PC的內容為2009H，要求轉移到2000H地址，則該轉移指令第二位元組內容應該是（
A、 B、 C、
18、設機器的字長為位，存儲器按位元組編址，讀取一條單字長指令後，值自動加（
A、 B、 C、
19、設機器的字長為位，存儲器按字編址，讀取一條單字長指令後，值自動加（
A、 B、 C、
20、子程序調用（語句）的功能是（
A、改變程序計數器的值
改變堆棧指針的值改變程序計數器和堆棧指針及棧頂內容
改變地址寄存器的值
1、計算機的機器指令由（
）兩部分組成。
2、RISC指令系統的最大特點是：只有（）指令和（）指令訪問記憶體，其餘指令的操作均在寄存器之間進行。
3、立即定址的指令其地址欄位指出的是 （
4、設為指令中的形式地址，，（），（），如果採用直接定址方式，有效地址為（
），參與操作的操作數是（
）。如果採用一次間接定址方式，其間接地址是（
），有效地址是（
），參與運算的操作數是（
5、設指令的字長等於存儲字長，均為位。如果某指令系統可以完成種操作，操作碼長度固定，且具有直接、間接（一次間接）、變址、基址、立即、相對等定址方式，則在保證最大範圍內直接定址的前提下，指令字中操作碼占（ ）位，定址特徵位占（ ）位，可直接定址的範圍是（
6、的中文意思是（
），的中文意思（
1、 簡述和的特點
2、 指令字中有哪些欄位，各有何作用？如何確定這些欄位的位數？
一、選擇題
從器件角度看，計算機經歷了五代變化。但從系統結構看，至今絕大多數計算機仍屬於（ B ）計算機。(光碟的第一章)
馮·諾依曼
某機字長32位，其中1位表示符號位。若用定點整數表示，則最小負整數為（ A ）。P16 —（這是答案在書上的頁碼，下面的一樣）
以下有關運算器的描述，（ C ）是正確的。
只做加法運算
只做算術運算
算術運算與邏輯運算
只做邏輯運算
EEPROM是指（ D ）。P83
讀寫存儲器
只讀存儲器
閃速記憶體
電擦除可編程只讀存儲器
5 當前的CPU由（ B ）組成。P127
控制器、運算器、cache
運算器、主存
控制器、ALU、主存
在集中式匯流排仲裁中，（ A ）方式回應時間最快。P195
計數器定時查詢
CPU中跟蹤指令後繼地址的寄存器是（ B C ）。P129
地址寄存器
指令計數器
程序計數器
指令寄存器
從信息流的傳輸速度來看，（ A ）系統工作效率最低。P186
馮·諾依曼機工作的基本方式的特點是（B ）。(光碟的第一章)
多指令流單數據流
按地址訪問並順序執行指令
存貯器按內容選擇地址
在機器數（ 應改為BC ）中，零的表示形式是唯一的。P22
在定點二進位運算器中，減法運算一般通過（ D ）來實現。P27
原碼運算的二進位減法器
補碼運算的二進位減法器
原碼運算的十進位加法器
補碼運算的二進位加法器
某計算機字長32位，其存儲容量為256MB，若按單字編址，它的定址範圍是（ D ）。
主存貯器和CPU之間增加cache的目的是（ A ）。P92
解決CPU和主存之間的速度匹配問題
擴大主存貯器容量
擴大CPU中通用寄存器的數量
既擴大主存貯器容量，又擴大CPU中通用寄存器的數量
單地址指令中為了完成兩個數的算術運算，除地址碼指明的一個操作數外，另一個常需採用（ C ）。P114
堆棧定址方式
立即定址方式
隱含定址方式
間接定址方式
描述PCI匯流排中基本概念不正確的句子是（ 應改為C D ）。P200
PCI匯流排是一個與處理器無關的高速外圍設備
PCI匯流排的基本傳輸機制是猝髮式傳送
PCI設備一定是主設備
系統中只允許有一條PCI匯流排
16 RT解析度為像素，像素的顏色數為256，則刷新存儲器的容量為（
17列數中最小的數是（ C ）。
42=（52）8
29=（101001）BCD
563=（233）16
18某DRAM晶元，其存儲容量為512K×8位，該晶元的地址線和數據線的數目是（D）。
19交叉存儲器實質上是一種多模塊存儲器，它用（ 應改為A ）方式執行多個獨立的讀寫操作。P89
20存器間接定址方式中，操作數在（ B ）。P115
通用寄存器(寄存器定址)
程序計數器
21機器指令與微指令之間的關係是（ A ）。
用若干條微指令實現一條機器指令
用若干條機器指令實現一條微指令
用一條微指令實現一條機器指令
用一條機器指令實現一條微指令
22在集中式匯流排仲裁中，（ A ）方式對電路故障最敏感。P194
獨立請求(回應時間快)
計數器定時查詢
23 PCI是一個高帶寬且與處理器無關的標準匯流排。下面描述中不正確的是（ B ）。P200
採用同步定時協議
採用分散式仲裁策略（集中式）
具有自動配置能力
適合於低成本的小系統
24運算器的核心功能部件是（ B ）。
數據匯流排
狀態條件寄存器
通用寄存器
25 某單片機字長32位，其存儲容量為4MB。若按字編址，它的定址範圍是（ A ）。
26某SRAM晶元，其容量為1M×8位，除電源和接地端外，控制端有E和R/W#，該晶元的管腳引出線數目是（ 應改為C ）。(20根地址線，8根數據線，一根讀寫線，一根晶元選擇線)
27雙埠存儲器所以能進行高速讀/寫操作，是因為採用（ D ）。P86
兩套相互獨立的讀寫電路
29為確定下一條微指令的地址，通常採用斷定方式，其基本思想是（ 改為C）。
用程序計數器PC來產生後繼微指令地址
用微程序計數器μPC來產生後繼微指令地址
通過微指令順序控制欄位由設計者指定或由設計者指定的判別欄位控制產生後繼微指令地址
通過指令中指定一個專門欄位來控制產生後繼微指令地址
30微程式控制器中，機器指令與微指令的關係是（ B ）。
每一條機器指令由一條微指令來執行
每一條機器指令由一段用微指令編成的微程序來解釋執行
一段機器指令組成的程序可由一條微指令來執行
一條微指令由若干條機器指令組成
31CPU中跟蹤指令後繼地址的寄存器是（ B ）。
地址寄存器
程序計數器
指令寄存器
通用寄存器
32某寄存器中的數值為指令碼，只有CPU的（ A ）才能識別它。
指令解碼器
33某機字長64位，1位符號位，63位表示尾數，若用定點整數表示，則最大正整數位（ A ）。
34從下面浮點運算器中的描述中選出兩個描述正確的句子（ 改為AC ）。
浮點運算器可用兩個鬆散連接的定點運算部件一階碼和尾數部件來實現。
階碼部件可實現加，減，乘，除四種運算。(尾數部件才是可實現加、減、乘、除)
階碼部件只進行階碼相加，相減和比較操作。
尾數部件只進行乘法和除法運算。
35 存儲單元是指（ 改為B）。
存放1個二進位信息位的存儲元
存放1個機器字的所有存儲元集合
存放1個位元組的所有存儲元集合
存放2個位元組的所有存儲元集合
36某機字長32位，存儲容量1MB，若按字編址，它的定址範圍是（ D ）。
37用於對某個寄存器中操作數的定址方式為（ C ）。P114
寄存器直接
寄存器間接
38 指令周期是指（ C ）。P131
CPU從主存取出一條指令的時間
CPU執行一條指令的時間
CPU從主存取出一條指令加上執行一條指令的時間
時鐘周期時間
39 描述當代流行匯流排結構中基本概念不正確的句子是（ AC ）。
當代流行的匯流排不是標準匯流排
當代匯流排結構中，CPU和它私有的cache一起作為一個模塊與匯流排相
系統中允許有一個這樣的CPU模塊
二、填空題
字元信息是符號數據，屬於處理（ 非數值 ）領域的問題，國際上採用的字元系統是七單位的（ASCII）碼。P23
按IEEE754標準，一個32位浮點數由符號位S（1位）、階碼E（8位）、尾數M（23位）三個域組成。其中階碼E的值等於指數的真值（ e ）加上一個固定的偏移值（ 127 ）。P17
雙埠存儲器和多模塊交叉存儲器屬於並行存儲器結構，其中前者採用（ 空間 ）並行技術，後者採用（ 時間 ）並行技術。P86
衡量匯流排性能的重要指標是（ 匯流排帶寬 ），它定義為匯流排本身所能達到的最高傳輸速率，單位是（ MB/s ）。P185
在計算機術語中，將ALU控制器和（
）存儲器合在一起稱為（
數的真值變成機器碼可採用原碼錶示法，反碼錶示法，（ 補碼 ）表示法，（ 移碼 ）表示法。P19 - P21
廣泛使用的（ SRAM ）和（ DRAM ）都是半導體隨機讀寫存儲器。前者的速度比後者快，但集成度不如後者高。P67
反映主存速度指標的三個術語是存取時間、（存儲周期）和（存儲器帶寬）。P67
形成指令地址的方法稱為指令定址，通常是（順序）定址，遇到轉移指令時（跳躍）定址。P112
CPU從（主存中）取出一條指令並執行這條指令的時間和稱為（指令周期）。
11 定點32位字長的字，採用2的補碼形式表示時，一個字所能表示的整數範圍是（ -2的31次方到2的31次方減1 ）。P20
12 IEEE754標準規定的64位浮點數格式中，符號位為1位，階碼為11位，尾數為52位，則它能表示的最大規格化正數為（ +［1+（1-）］）。
13浮點加、減法運算的步驟是（ 0 操作處理
）、（ 比較階碼大小並完成對階 ）、（ 尾數進行加或減運算 ）、（結果規格化並進行舍入處理
）、（ 溢出處理
14某計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統的地址線至少需要（ 14）條。KB=2048KB(定址範圍)=20482
15一個組相聯映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（ 20
）位，其中主存字塊標記應為（ 8 ）位，組地址應為（ 6 ）位，Cache地址共（ 7 ）位。=16384字 2=
CPU存取出