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博士研究生学位论文题目：新一代光通信系统
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博士研究生学位论文
题目： 新一代光通信系统中关键
电路模块的研究
Research on Key Building Blocks in Next Generation Optical Communication Systems
信息科学技术学院
微电子学与固体电子学
研究方向：
系统集成芯片设计及设计方法学
导师姓名：
程玉华 教授
二0一四 年 五 月
任何收存和保管本论文各种版本的单位和个人，未经本论文作者同意，不得将本论文转借他人，亦不得随意复制、抄录、拍照或以任何方式传播。否则，引起有碍作者著作权之问题，将可能承担法律责任。
随着IC技术不断发展，半导体器件尺寸进入纳米尺度，泄漏电流所带来的静态功耗以及开关过程中引入的动态功耗急剧增大，这成为制约集成技术进一步
关键词： 隧穿，晶体管，流梳栅，条形栅，隧穿放大，Pocket层
Research on Novel Ultra Low Power Tunneling Field-Effect Transistor
Zhan Zhan (Microelectronics and Solid-State Electronics)
Directed by Prof. Yangyuan Wang
Over the past 40 years, the increase of integration density and the decrease of cost per function have promoted the semiconductor market for the feature size of transistor further scaling down. However, when the device dimension develops into
Keywords: Tunneling FET, transistor, comb-shaped gate, strip-shaped gate, pocket layer
Abstract II
第1章 引言 1
1.1 新一代光通信系统的研究背景 1
1.2 相干光通信系统中的关键电路模块 4
1.2.1 高速ADC 4
1.2.2 高速DAC 6
1.3 本文的出发点 7
1.4 本文的主要工作 9
1.5 本文的组织架构 10
第2章 高速ADC系统与电路设计 11
2.1 高速ADC的研究背景 11
2.2 高速ADC设计的主要技术难点 14
2.3 Flash型ADC非理想因素分析 15
2.3.1 电阻串失配以及AC Bowing 17
2.3.2 采样时间的不确定性 18
2.3.3 Kickback噪声 20
2.3.4 晶体管失配 20
2.3.5 亚稳态以及冒泡误差 22
2.4 Flash型ADC系统架构 22
2.5 关键技术 24
2.5.1 插值（Interpolation）技术 24
2.5.2 平均（Averaging）技术 29
2.5.3 插值与平均网络的设计 44
2.5.4 低kickback噪声比较器设计 48
2.5.6 火花码（Bubble）问题的解决办法 52
2.6 电路模块设计 55
2.6.1 参考电压的产生 55
2.6.2 采样保持电路 55
2.6.3 预放大器 59
2.6.4 CML锁存比较器 63
2.6.5 CMOS锁存比较器 67
2.6.6 译码器 70
2.7 高速ADC版图设计 73
2.7.1 版图设计的考虑因素 73
2.7.2 高速Flash型 ADC版图设计 74
2.7.3 本设计版图 77
2.8 ADC整体仿真结果 77
2.9 本章小结 79
第3章 高速DAC系统与电路设计 81
3.1 DAC的系统架构 81
3.1.1 DAC结构的选择 82
3.1.2 分段式电流舵型DAC 83
3.2 电流舵型DAC的静态特性 85
3.2.1 随机误差 85
3.2.2 系统误差 88
3.2.3 电流源阵列的排序算法 90
3.3 电流舵型DAC的动态特性 96
3.3.1 开关控制信号不同步 97
3.3.2 控制信号的电容馈通 97
3.3.3 电流源漏极电压的波动 98
3.3.4 输出阻抗 98
电流舵型DAC的电路设计 102
3.4.1 电流源模块设计 103
3.4.2 开关模块的设计 106
3.4.3 参考电流源的设计 109
3.4.4 锁存器模块的设计 113
3.4.5 温度码译码器的设计 118
3.5 高速DAC版图设计 119
3.6 DAC整体仿真结果 121
3.7 本章小节 124
第4章 芯片测试及结果分析 125
4.1 片内并串转换器和串并转换器的设计 125
ADC/DAC芯片封装 128
2.10 2．测试方法 134
2.1 静态参数的测试方法 134
2.2 动态参数的测量方法 135
2.11 3.测试环境设置 136
2.12 4. PCB测试板设计 138
2.13 5. 测试结果 140
5.1 ADC测试结果 140
5.2 DAC测试结果 149
参考文献 153
博士期间和申请专利情况 158
Abstract II
第1章 引言 1
1.1 新一代光通信系统的研究背景 1
1.2 相干光通信系统中的关键电路模块 4
1.2.1 高速ADC 4
1.2.2 高速DAC 6
1.3 本文的出发点 7
1.4 本文的主要工作 9
1.5 本文的组织架构 10
第2章 高速ADC系统与电路设计 11
2.1 引言 11
2.2 高速ADC设计的主要技术难点 14
2.3 FlashFlash型ADC非理想因素分析 15
2.3.1 电阻串失配以及AC Bowing 17
2.3.2 采样时间的不确定性 18
2.3.3 Kickback噪声 20
2.3.4 晶体管失配 20
2.3.5 亚稳态以及冒泡误差 22
2.4 ADC系统架构 22
2.5 关键技术 24
2.5.1 插值（Interpolation）技术 24
2.5.2 平均（Averaging）技术 29
2.5.3 插值与平均网络的设计 44
2.5.4 低kickback噪声比较器设计 48
2.5.6 火花码（Bubble）问题的解决办法 52
2.6 电路模块设计 55
2.6.1 参考电压的产生 55
2.6.2 采样保持电路 55
2.6.3 预放大器 59
2.6.4 CML锁存比较器 63
2.6.5 CMOS锁存比较器 67
2.6.6 译码器 70
2.7 版图设计 73
2.7.1 版图设计的考虑因素 73
2.7.2 高速FlashFlash型 ADC版图设计 74
2.7.3 本设计版图 77
2.8 本章小结 77
第3章 高速DAC系统与电路设计 79
3.1 引言 79
3.2 DAC的系统架构 80
3.2.1 DAC结构的选择 80
3.2.2 分段式电流舵型DAC的结构 82
3.3 电流舵型DAC的静态特性 85
3.3.1 随机误差 85
3.3.2 系统误差 88
3.3.3 电流源阵列参考排序算法 89
3.3.4 电流源阵列改进排序算法 91
3.4 电流舵型DAC的动态特性 96
3.4.1 开关控制信号不同步 97
3.4.2 控制信号通过开关管栅漏寄生电容的馈通 98
3.4.3 电流源晶体管漏极电压的波动 98
3.4.4 输出电阻 99
3.5 DAC的系统框架 103
3.6 本章小节 104
参考文献 105
博士期间和申请专利情况 110
第1章 引言
新一代光通信系统的研究背景
展望下一代光通信系统，相干光通信是目前最有可能实现高接收敏感度，高谱效率以及长距离传输的方法之一。在相干光通信中主要利用了相干调制和外差检测技术。不同于普通自然光，具有确定的相位和频率的光是相干光。所谓相干调制，就是通过对相干光载波的相位，幅度以及频率进行调制，以搭载所要传输的信号，而不是仅仅通过改变光的强度进行调制。激光具有单一频率、相位差恒定等特点，是一种典型的相干光。所谓外差检测，就是利用光混频器对一束本机振荡(LO)产生的激光与输入的信号光进行混频，得到与信号光的幅度、频率和相位同步变化的中频信号。早在20世纪80年代以及90年代早期，相干光通信系统系统的研究就被广泛关注，当时它是一种提高接收器敏感度的重要技术。相干PSK系统理论上可以实现高达9 photons/bit的接收器敏感度，这是目前已知调制方式可以达到的最高数值。但是随着掺铒光纤放大器（EDFA, Erbium-Doped Fiber Amplifiers）的发明以及波长复用技术的出现（WDM, Wavelength Division Multiplexing），相干系统的研究渐渐陷入停滞[1]。
近些年来，电路尤其是数字电路的工作速度不断提高，为相干光通信的发展提供了契机。除了提高接收器敏感度，相干系统还能够提高谱效率，抑制色散效应和光纤非线性。这些问题都是目前限制长距离通信系统发展的主要因素。采用强度调制/直接检测（IM/DD）的系统可以实现的最高谱效率仅为1b/s/Hz。相干系统中采用多级调制模式如QPSK或QAM，可以将谱效率提高到若干b/s/Hz。另外，与IM/DD系统和差分PSK系统不同，相干接收器所接收到的电信号与光信号的电场矢量成正比。这种系统是线性的，这就意味着所有的线性失调如色度色散以及偏振模色散理论上可以完全被补偿并且没有任何信号损失，同时可以通过均衡技术有效降低非线性效应。
然而，相干系统也有其局限性。相干光接收器要远比简单的直接检测接收器复杂。接收到的信号需要几个甚至几十个高速的模数转换器（ADC）将其转成数字信号。接着这些数字信号会送入数字处理单元进行处理，包括偏振控制，均衡以及载波和数据恢复。在下一代光通信系统中，这些模块将工作在40Gbit/s甚至100Gbit/s。如此高的速度，对于电路设计提出了严峻的考验。
由于相干光通信能够提供卓越的性能，已经进行了许多相关实验来验证这一技术的可行性。其中很多都集中在评估偏振复用正交相移键控（PM-QPSK）系统[2]。同时也有关于8级相移键控（8-PSK）[3]以及正交幅度调制(QAM)[4]的报道。对于偏振复用正交相移键控，数据率可以达到100Gbit/s[5]。另一个实验仅仅利用单模光纤和电域色散补偿实现了距离超过6400千米的42.8Gbit/s的偏振复用正交相移键控数据传输[6]。这是目前10G波特率以上的系统在不采用光域色散补偿的情况下，利用标准光纤传输距离的最远记录。相干系统最高的bit/symol(位每帧)是利用偏振复用64-QAM调制方式实现的，可达12bit/symbol，谱效率高达6 bit/s/Hz[7]。
相干光通信系统通常包括接收器(Receiver)，发射器(Transmitter)以及传输介质(medium)组成，这里的传输介质即通常说说的光纤。
目前相干接收器已很少采用传统的锁相环技术而是选用基于DSP技术实现本振激光同步。在这种接收器中，本振激光的频率和相位波动可以在数字电路中进行补偿[10]。图 1.1中给出了一个基于DSP实现的接收器简化框图，用于接收10G波特率40Gb/s相干偏振复用正交相移键控调制信号。这个接收器包括一个独立的本振激光，一个光桥接器用于将接收到的光信号与本振激光信号进行混频，平衡式光二极管用于将光信号转为电信号以及电信号接收器。接收器前端包括跨阻放大器（TIA），可变增益放大器（VGA），ADC（ADC）以及数字信号处理单元(DSP)。偏振分集数字相干检测用来采集正交的接收信号分量。共有四路信号包括同相/正交（I/Q）以及水平/垂直(X/Y)分量。接着，DSP对ADC输出的数字信号进行处理。采用DSP可以降低对本振的要求，并且能够补偿传输过程中由于色度色散，偏振模色散和非线性效应引入的衰减。
图 1.11.1 40Gb/s, 10-Gbaud相干QPSK光通信接收器系统框图[8]
相干光通信的发射器也往往采用基于DSP的架构。数据会首先经过并串转换再进行调制，这一过程需要数组精确对准的时钟频率，这些时钟需要由锁相环电路(PLL)产生，如图 1.2所示。由于并串转换器（MUX）会在数据中引入抖动和码间串扰，需要由触发器在统一的时钟下寄存数据，以消除这些非理想因素的影响。寄存后的数据会送入DSP中进行处理。如图 1.3所示，经过DSP处理后的数据送入数模转换器（DAC）中转为模拟信号，模拟信号会经过低通滤波器进行处理以消除多余的边带信号。基带信号会由I/Q调制器转为IF信号然后再驱动光电二极管产生光信号进行信号发送，由于系统不同，也可由基带信号直接产生光信号进行传输[11]。
图 1.21.2发射器中并串转换器框图[12]
图 1.31.3基于DSP和DAC的相干16-QAM发射器[14]。
目前少数几家外国公司采用高成本的SiGe工艺和个别公司用自己的特殊CMOS工艺(如Fujitsu)实现了65GS/s 6b ADC，还没有主流CMOS 工艺上实现的报道。现有的方案以分离的ADC/DAC及DSP芯片为解决方案，由于>4X6X65Gb/s的数据需要在ADC/DAC及DSP之间传输，这些芯片的I/O消耗了大量的功耗，同时对于PCB板的布线及信号完整性都提出了很高的要求，PCB板面积大，模块集成度低。将ADC/DAC同DSP集成到同一个SoC片上系统可以解决I/O功耗、信号完整性的问题，极大地降低系统成本。但是CMOS晶体管比SiGe的双极管截止频率低, 有失配大、噪声大和增益低等缺点。不过这些CMOS引入的非理想的因素可以用后端数字电路与信道补偿来一并处理。通过系统集成可以优化整体设计，把ADC/DAC放在系统中进行优化，而不是单纯地追求ADC/DAC的指标，从而不但降低成本，还能提高系统性能。
相干光通信系统中的关键电路模块
1.2.1 高速ADC
在相干光通信链路中，ADC是一个重要的基本模块。相干接收器中需要采样速率非常快的ADC，一般要求速度能够达到系统的帧速率。如果采用色度色散补偿或者偏振模补偿，则有可能需要ADC的采样频率达到帧速率的两倍。如此高速的ADC通常采用全FLASHFLASH结构。由于大量并行的输入比较器引入了相当大的输入电容，限制了带宽和采样速率，这种结构通常只用来实现4~6位的低精度ADC。系统对误码率的要求决定了ADC所需的精度，4~6位通常可以满足系统的要求。
考虑的苛刻的采样率要求，这种高速ADC的实现往往采用异质结双极管[7]或者SiGe BiCMOS工艺[8]。CMOS工艺具有低成本，低功耗并且易于与DSP模块集成的优点，但是相对于上述工艺，CMOS的速度较低，单个ADC难以实现10GHz甚至数十GHz的采样频率，所以采用CMOS工艺的ADC通常采用并行交替采样架构（time-interleaved）以实现高速。在文献[16]中介绍了一款0.18um CMOS工艺的8位20GS/s的ADC（见图 1.4），在6GHz处可取得4.6位有效位数。该设计中采用了延时锁定回路（DLL）来提供80路250MHz不同相位的时钟，用来驱动80路并行的pipeline架构子ADC模块。另外在文献[17]中给出了一个4.5位65nm CMOS工艺的ADC，采样率可达12.5GS/s。文献[9]中采用90nm CMOS工艺，利用16个25mW的1.5GS/s 6b的SAR结构ADC并联获得了一个6位24GS/s的ADC，（如图 1.5所示）测试结果显示在8GHz处该ADC有效位数仍能保持在4.1位。
图 1.41.4 一个8位20GS/s ADC系统结构框图
图 1.51.5 应用于光通信系统的6位24GS/s ADC
通过表 1.1可以看出，随着CMOS工艺尺寸的缩小，特征频率的提高，CMOS工艺在成本和功耗上优势逐渐显现出来。所以使用深亚微米级CMOS器件设计ADC具有很好的应用前景和实用价值。
表 1.1 CMOS工艺和SiGe工艺高速ADC性能参数对比
Papers Technology Bits fsample ENOB Power(W) ERBW(GHz) FoM(pJ/c.s)
[16] 0.18um CMOS 8 20G 6.5 10 2 27.6
[9] 90nm CMOS 6 24G 5.5 1.2 6.4 2.1
[8] 0.18um SiGe 5 20G 4.5 3.24 7 9.54
[18] SiGe 5 35G 4.6 4.8 4.5 22
1.2.2 高速DAC
除ADC外，在相干光通信系统的发射器中，DAC也是一个关键模块。与ADC相同，相干光通信系统对DAC就相当高的速度要求。虽然可以通过采用高阶调制算法降低对DAC的采样速率要求，但是对于超过100Gb/s的通信系统，DAC仍然是限制发射器整体速度的瓶颈元件。在一个112Gb/s的相干光通信系统中，DAC的速度需要达到28~56GS/s，精度要达到6位[13]。
大部分高速DAC都是基于电流舵型结构的。电流舵型DAC具有高速，线性度高以及单调性好等优点，但是容易受到工艺误差的影响且芯片面积开销很大。在工艺选择上，利用昂贵的异质结器件更容易实现高速电路，如文献[14]中，作者利用InP HBT工艺实现了采样频率为60GS/s的6位DAC。2011年，富士通推出一款利用40nm CMOS技术制造的8位4通道DAC，单通道采样速度可达55~65GS/s，单通道功耗仅为0.75W。这一速度已足够支持数据率为100Gb/s的通信要求[15]。文献[19]中介绍了一个4位采样率为20GS/s的电流舵型DAC，采用了最简单的二进制编码的电流镜形式，省去了限制速度的译码器，并使用电感peaking技术，有效的提高了带宽。
图 1.61.6 4位20GS/s电流舵型DAC原理图
本文的出发点
本课题采用国内Foundry提供的65nm CMOS工艺，设计单通道高速ADC和DAC，可应用于需要极高数据传输率的新一代光通信系统，并且便于SOC集成。研究的主要内容包括高速CMOS ADC和DAC的系统结构及其单元电路设计，如电压基准源、偏置电路、开关电路、锁存器、比较器、运算放大器等。
高速ADC和DAC芯片是光通信系统中必不可少的核心部件，国内在高速ADC和DAC芯片研究中尚处于起步阶段，因此研究基于国内Foundry 65nm工艺的高速ADC和DAC的设计，对于提高我国的高速CMOS集成电路设计水平和工艺水平具有重要意义。
数字CMOS工艺相对SiGe BiCMOS工艺有很大的成本和集成度优势，相干光通信需要大量的DSP运算对信号进行调制和解调，因而SoC是实现相干光通信的技术发展目标之一。采用非CMOS工艺实现高速ADC/DAC，系统集成度低，大量的功耗被无谓的消耗在芯片之间数据传输的I/O上，同时成本高、可靠性低。SoC对于集成度和性能的要求，ADC/DAC必须采用同样的数字CMOS工艺，将大大提高系统集成度、降低功耗、提高系统可靠性，降低成本。然而CMOS工艺带宽相对较低，噪声大，增益低，同时深亚微米电源电压低，减小了ADC/DAC的动态范围。数字CMOS工艺中缺少模拟工艺中的低噪声、高性能模拟元器件，对于模拟设计来说具有很大的挑战性。
模数转换实质上是一个搜寻过程：找到一个变化的摸拟量（电压或任何其他物理信号）在一系列分立的某一时刻所在的为数有限的某个区间。所有区间构成转换器的满区间(FULL SCALE), 被事先划分好，并根据规则编成不同的数码。ADC输出的信号就是输入的摸拟信号所对应的区间的数码。
DAC的输入输出正好与此相反，转换过程不需做任何搜寻，只是简单地将输入数码映射成对应的某个模拟量，设计和实现一般会相对简单一些。
虽然可以通过时间穿插的办法获得高采样率的转换器，但是如果单通道采样率过低，则会显著提高始终电路的设计难度，并提高面积和功耗开销，所以单通道ADC/DAC的采样率至少要达到GS/s以上。另外ADC/DAC分辨率至少需要6位。如图 1.7所示，有效分辨(ENOB)必须大于5比特，才能保证其量化噪声对系统的影响可以忽略不计[21]。
ADC/DAC有效比特位与光信噪比损失关系
综上所述，本文中设计实现的ADC和DAC将采用深亚微米级CMOS工艺，采样速率在GS/s级别，精度在4到6位。具体技术指标如下：
ADC技术指标：
工作电压：1.2V
采样频率：2GS/s
功耗：<200mW
ENOB: >4.5bit
输入电压范围：500mV(Differential)
INL&DNL: <1LSB
DAC技术指标：
工作电压：1.2V
采样频率：2GS/s
功耗：<50mW
精度：10bit
SFDR: >50dBc@Nyquist
输出电压摆幅：400mV(Differential)
INL&DNL: <0.5LSB
: 12mA~6mA
本文的主要工作
设计实现了一款6位精度，设计采样频率为2GS/s的ADC芯片。芯片核心部分消耗52mW，面积为0.24mm2。在输入信号频率为123MHz的情况下，测试得到42.5dB的SFDR和5.2bit的ENOB。在奈奎斯特频率处，实现了37.67dB的SFDR和4.9bit的ENOB。该ADC采用了全并行的FLASHFLASH结构。系统的前级添加了采样保持电路，减小了时钟抖动对模数转换器性能的影响。为了减少与信号相关的寄生电容并降低功耗，采用了插值技术，插值的数目为4。设计中采用了两级CML-CMOS混合高速比较器，在第一级的预放大器的输出节点采用了平均技术，边界处添加了虚拟的预放大器和平均网络，并且采用了cross-connection的连接方式，减小了边界效应对整体性能的影响。输出译码器采用ROM结构，并利用格雷码及三输入与非门部分抑制了比较器失调和亚稳态的影响。输出还采用了串并译码器以便于测试。
设计实现了一款10位精度，设计采样频率为2GS/s的DAC芯片。受封装尺寸和管脚限制，仅对该DAC高六位进行了测试，测试结果显示DNL和INL分别为0.012 LSB和0.023 LSB。ENOB为5.9bit，SFDR为51.4dB。该DAC主要由偏置电流源，输入译码器，开关控制锁存器阵列以及电流镜阵列等构成。整体采用采用了6-4分段结构，即4位二进制码和6位的温度码结构。低4位二进制码采用伪译码器进行译码，以满足延时要求；高6位采用行列式二进制码转温度码译码器进行译码，并且添加了流水级，避免了译码器对DAC整体速度的限制。电流镜阵列采用了优化的排序算法来减小系统误差的影响，并充分考虑了随机误差的抑制以提高静态性能。开关控制锁存器可产生降摆幅高交叉点的同步信号，减小了控制信号对系统动态性能的影响。为便于测试，芯片内还集成了并串转换单元，降低了对输入数码速率的要求。
本文的组织架构
本文共分五章，在本章中主要介绍了研究背景，论文研究的出发点以及主要工作。
在第二章中，将介绍高速ADC芯片的系统和电路设计。主要包括对FlashFlash结构ADC的非理想因素的分析，平均和插值网络设计，CML-CMOS混合高速比较器设计以及整体仿真结果。
第三章将介绍高速DAC芯片的系统和电路设计。主要包括电流舵型DAC失配特性分析，电流源阵列开关算法介绍，电流源电路、开关控制锁存器设计以及整体仿真结果。
第四章中将介绍芯片测试方法，主要测试结果及分析。主要包括芯片内部串并及并串转换器的设计，ADC/DAC动静态测试方法及测试结果，测试结果分析与相关算法验证。
第五章是结论及创新点总结。
第2章 高速ADC系统与电路设计
高速ADC的研究背景
自然界的信号，如温度,压力，语音，图像等大多是模拟信号，并且如果要通过实现系统对外界进行控制，处理后的数字信号必须要转换成模拟信号，这就需要应用到模数转换器（ADC）和数字模拟转换器（DAC）。模数转换器能够将连续的模拟信号转换为离散数字信号，以便于信号的分析以及传输。ADC的性能指标通常包括转换速度，精度，线性度，信噪比，功耗和面积等等。
在国际上，各大著名的实验室，大学都有大量的人员在从事着各种结构的模数转换器的研发工作，其研究目标主要集中在新型ADC系统架构、单元电路和具体的技术难点的攻克以及新型工艺下ADC的研究。而公司、生产厂家的研究重点集中在A/D转换器的准确性和可靠性研究以及在设计、工艺、生产成本和成品率等方面进行完善和改进，以期让这些产品在军用和民用领域得到更好的应用。国外的美国国家半导体（National Semiconductor）、英飞凌（Infineon）、美信（Maxin）、亚德诺半导体（ADI）、得州仪器（TI）等公司的AD转换产品代表着当今模数转换器的最高技术水平。
表 2.1展示了国外公司的一些高速低精度ADC产品，这些ADC产品已经批量生产，并且具有一定的国际市场。
表 2.1国外公司高速低精度ADC情况介绍
美信 英飞凌 TI
转换速率 2.2GHz 4GHz 3GHz
转换器精度 8bit 6bit 8bit
采用的结构 全并行 全并行 折叠/内插
制造工艺 SiGe 0.13um CMOS CMOS
功耗 6.8W 990mW 1.9W
近年来，随着深亚微米集成电路工艺的进步，小尺寸工艺下的4-6 bit FlashFlash型ADC的研究工作依然是ADC研究领域的一个很重要的方向，具体的研究进展的汇总如表 2.2所示。
表 2.2 近年FlashFlash ADC研究进展表
Process（nm） 130 65 65 65 180 65 65
Bit 5 4/5/6 5 4 4 6 6
DNL(LSB) 0.24 0.3/0.36 /0.4 --- 0.35 0.15 --- 0.6
INL(LSB) 0.39 0.28/0.32/0.35 --- 0.38 0.24 --- 0.7
Area(mm2） 0.18 0.25 --- 0.01 0.88 0.15 0.3
Power（mw） 120 6/9/ 12 26 52 78 98 320
SUPPLY（v） 1.2 1.2 1.4 1.1 1.8 0.9 1.3
ENOB（b） 4.54 4.6/4.6/5.35 5.9 3.8 3.89 --- ---
SFDR(dB) 38 ----------- ---- 33.4 --- 38.67 --
SNDR(dB) 30 29.5/29.5/34 ---- 24.5 26 31.8 ---
国内的一些大学也自行研制了一些高速ADC,比如复旦大学，东南大学射光所，还有研究所中的55所，见表 2.3。但与国外的产品相比，在速度、精度方面以及其他的性能方面仍然存在着很大的差距。国内由于IC起步较晚，在工艺类型上我们的生产水平主要是在CMOS工艺下，在GaAs、SiGe工艺下的电路的生产和设计还很不成熟，在系统结构上，国内ADC的研究主要集中于流水线结构（Pipeline），虽然流水线结构非常适合于高速高精度的ADC设计，但是对于超高速ADC，流水线结构有着天然的劣势，还必须选用其他的电路结构进行设计。
表 2.3 国内各科研机构和大学的主要研究情况
复旦大学 东南大学 电子科大 55所
转换速率 200MHz 1GHz 100MHz 1.8 GHz
转换器精度 6bit 6bit 10bit 6bit
采用的结构 全并行 全并行 流水线 内插
制造工艺 0.35um CMOS 0.18um CMOS 0.35um CMOS CMOS
功耗 180mW 288mW 498mW --------
0.475*0.526 1.22*0.83 12.7 3.2*1.8
综合国内外一些高校研究机构和集成电路设计公司的技术资料和产品手册提供的信息，可以看出，模数和数模转换电路的主要发展趋势是向高转换速率、高分辨率、低功耗、SOC方向发展。
（1）向高速方向发展
通过采用新型电路结构方案和先进的工艺节点，如采用带失调消除技术的快闪结构，采用90nm甚至65nm节点工艺，设计GHz以上采样率，中等分辨率的高速ADC和DAC。
（2）向低功耗方向发展
采用先进工艺节点的低电源电压，以及各种低功耗技术，较大程度的降低ADC和DAC所需功耗，适应便携式仪器的需要。
（3）向高集成度、SOC方向发展
由于超大规模集成电路技术的成熟，数字信号处理器及其它标准数字器件(如微控制器等)与高速ADC和DAC可集成于同一芯片上，构成混合信号处理器，从而使转换器和非转换器的界线变得模糊，减少了外围电路，使电路更加简化，应用更为方便。
ADC的制造工艺通常有三种，即GaAs, SiGe以及Si。在这三种工艺中，GaAs的造价最高，而Si的制造成本最低。在Si工艺中，又有CMOS和BiCMOS之分，BiCMOS中的双极管会产生较高的功耗。所以从成本和功耗角度考虑，CMOS工艺非常适于混合信号SoC的开发与应用。
根据摩尔定律，集成电路的集成度每隔18个月便会增加一倍，性能也将提升一倍。当前国际先进的集成电路芯片加工水平已经进入65nm，并且45nm和22nm设备和技术正在逐渐的成熟，但是随着工艺尺寸的缩小到深亚微米级，器件性能的变化并非总是有利于模拟电路性能的提高，ADC设计者必须适应诸多由此带来的问题与挑战。这些问题主要包括以下几点。
(1)工作电压降低
由于工作电压的降低，输入信号的摆幅必然随之降低，而热噪声以及器件失配并不随之减小。所以，信噪比会随之降低。
(2)输出电阻 降低
随着沟长的减小，沟长调制效应（CLM）逐渐显著致使输出阻抗降低。这样，放大器很难实现较高的增益；电流镜的匹配度下降，难以准确复制偏置电流；源极跟随器的输出被压缩产生谐波失调。
(3)器件失配加重
光刻工艺的不确定性是半导体器件失配的主要来源。随着工艺的等比例缩小，表征失配特性的两个参数 和 仅仅略有下降，所以 和 的失配影响会随着工艺进步而加剧。所采用的是中芯国际65nm工艺。由Foundry提供的数据来看，对于1.2V的NMOS， ， ；对于1.2V的PMOS， ， 。
高速ADC设计的主要技术难点
本课题采用SMIC提供的65nm CMOS工艺，完成高速CMOS ADC的系统结构及其单元电路设计，如电压基准源、偏置电路、开关电路、锁存器、比较器、运算放大器等。
主要解决的技术难点如下：
（1）高速ADC系统结构设计。在65nm工艺条件下设计高速的ADC，优化其系统结构。传统使用的ADC/DAC结构，在工作频率超过GHz以后，由于高频噪声和65nm工艺的泄漏电流等工艺原因，会造成其他性能（分辨率、线性度等）的降低，影响ADC的整体性能。因此对ADC的系统结构进行优化是首先要解决的问题。
（2）高速ADC/DAC基准电压问题。在高速ADC中，比较器的回馈噪声（Kick-back Noise）会对电压基准产生影响，引发基准电压源的波动，从而影响电路的转换速率与精度。对低kickback噪声比较器的设计进行了系统的研究，设计了比较新颖的低kickback噪声比较器。从电路和版图上合理设计参考电压产生电路，使kickback噪声的影响最小化。
（3）高速转换电路的失调电压问题。由于工艺和版图的失配，模数和数模转换器中历来存在失调电压问题。另外由于信号电平差异引起的比较器失调目前也越来越被关注。因此降低转换电路的失调电压，是ADC设计中的重要环节。在中低速设计中可以采用自动调零等牺牲速度的方法来消除失调，但在高速ADC中，上述做法不能达到最好的效果。所以在不影响速度的前提下，降低转换电路的失调电压，是项目研究的又一个关键。在此项目的研发中，我们采用了interpolating和averaging技术去减小预放大器的失调。
（5）高速采样电路中的孔径误差（Aperture Error）。由于时钟存在上升和下降时间，因此在采样电路采样时会产生孔径误差。这种误差会随信号的变化而变化，因此会增加电路的非线性度。尤其是在高速电路中，信号的变化频率很快，时钟的孔径误差会严重影响采样信号的精度，甚至引起误码。因此解决高速ADC电路中的孔径误差问题也是的关键问题。此项目在前级采用简单的采样保持电路去减小孔径误差对转换器性能的影响。
（6）65nm工艺中的匹配性问题。对于追求高速的电路，希望MOS管的长度尽量短，寄生电容尽量小，来达到高速的目的。但是小尺寸带来高速的同时，会增加电路对管的失配。尤其是对于65nm工艺，还需要考虑因各种新的非理想工艺因素如阱邻近效应（Well Proximity Effect）等造成的失配问题。因此，提高电路设计的灵活性和对工艺失配的抑制能力，是65nm工艺设计的重要问题。此项目中我们采用了合理的版图技术来提高电路的匹配度。
（7）混合信号集成电路的版图布局始终是高速ADC研究一个重要的方向。此项目基于如何减小数字电路模块对于模拟电路模块的干扰，如何减小电路的寄生参数两个方面，从总体布局和具体电路模块对版图进行了研究。顺利完成了版图设计。
FlashFlash型ADC非理想因素分析
在ADC发展过程中，出现了许多种体系结构。不同的结构侧重于不同的要求，有的侧重于高精度，有的侧重于高速度，有的侧重于低功耗，有的侧重于低硬件消耗。在当今各种ADC中，按基本的转换原理可分为奈奎斯特(Nyquist)ADC和过采样(Oversampling)ADC[29]。奈奎斯特ADC的主要特征是采样速率和转换速率相同。而过采样ADC是一类通过提高过采样比(即采样速率与转换速率的比值)来达到高精度的ADC。
现在通用的高速ADC结构大致包括逐次逼近型（SAR），流水线型（Piplined）以及快闪型（FLASHFLASH）等几类。它们各自都有其优缺点，并且适用于不用的应用场合（如图 2.1所示）。Pipelined结构可以达到数百兆的采样速率，并实现10位到12位的精度，其在中等速度中等精度的情况下应用比较广泛。Delta-Sigma ADC和SAR ADC能够达到相当高的精度，但是采样速率相对较低。而FLASHFLASH ADC能够实现最高的采样速率，但是很难实现高于8位的精度。采用Folding结构能够进一步提高FLASHFLASH ADC的精度到10位左右。
图 2.12.1 不同的ADC结构的应用及速度分布[30]
在过去很多年里ADC的结构得到了很大的发展，每一种结构都是功耗、速度、精度的折中，在大多数的ADC结构中几乎都会应用到FLASHFlash型 ADC，比如pipeline结构中的MDAC中。
FLASHFlash型 ADC 就像是用一把有限精度的尺子去度量输入的模拟信号（图 2.2），它通过将输入的模拟信号与固定的参考电平进行比较，将其量化成数字信号，固定的参考电平的数目决定了量化的位数和精度。例如：一个四位精度的FLASHFlash型 ADC需要 个参考电平，十位精度的FLASHFLASH ADC需要 个参考电平，看输入信号的电平值落在参考电平的哪个位置得到模拟信号所代表的温度码的值，然后运用一温度码到二进制码的译码器将其转化到模拟信号所代表的二进制数[29]。
图 2.22.2 FLASHFLASH ADC量化过程
FLASHFLASH ADC 的主要优点是在一个时钟周期内将模拟信号采样和比较，所以其速度非常快，但是随着转换器精度额提高，需要的比较器的数目会呈指数上升，同时，随着转换器精度的提高，需要采用更大的器件尺寸去减小工艺变化造成的影响。这样会使转换器的面积变得难以接受。大量数目比较器和大尺寸器件的采用，将会使的电路的功耗变得很难接受。因此，FLASHFLASH ADC主要应用在低精度的转换器中（<8bits）。其主要非理想因素主要包括以下几点：
2.3.1 电阻串失配以及AC Bowing
在FLASH型ADC中，参考电压是由若干个相等的电阻串联分压产生的。电阻串与预放大器组相连，提供稳定的参考电平（如图 2.3所示）。
电阻的失配会引入静态DNL和INL误差。单位电阻通常采用具有较高电学稳定性的多晶硅电阻。为了减小匹配误差，电阻的面积必须足够大，电阻值较小的情况下可以采用电阻并联的形式。在电阻串边界需要添加Dummy电阻以减小边缘效应引入的失配。另外，为了隔离噪声，最好在电阻串下制作N+Well并将其连接到安静的电源上。
(a)输入到电阻串的馈通。
(b)差分输入到电阻串的馈通。
参考电压的AC Bowing是由于输入信号通过耦合电容馈通到电阻串引起的。为了简化分析，假设注入电流相等并用 表示。由此可以求出节点j处的电压失调为：
公式 （2 1）
在 处，这个误差达到最大值。这个效应叫做AC Bowing。采用差分结构（如图 2.3（b））可以部分地消除馈通效应。因为预放大器工作在不同的偏置条件下，馈通电流在不同的节点处各不相同。因此，它们不可能通过差分结构完全消除掉。这是仍然需要采用非常小的单位电阻值或者采用非常大的去耦电容以滤除上述误差。
2.3.2 采样时间的不确定性
采样时间的不确定性可能是由于时钟抖动或者有限的时钟沿产生的。
假设在时刻 对一个正弦信号 进行采样，其中 是时钟的抖动， 是采样时钟的周期。由此可以得到，采样幅度存在一个误差 。可以将整个采样后的信号看作是由一个理想的正弦波和一个噪声组成。假设 是随机过程且与 不相关，则噪声功率表示为：
公式 （2 2）
公式 （2 3）
从公式（2-3）可以看出，如果时钟的抖动时系统的主要噪声来源，SNR的性能会随着输入频率以20dB/decade的速率下降。由此可以得到，在输入频率达到1GHz时，要达到6位的ENOB，时钟抖动不能大于2.1要达到5.5位的ENOB，时钟抖动不能大于2.87ps。
如所示，MOS开关在栅源电压低于 时关断。假设一个正弦输入 ，采样时钟的下降沿斜率为 ，实际上的采样时刻可以表示为 ，其中 是理想的采样时刻， 是其偏离量。则有：
公式 （2 4）
有限时钟下降沿 造成的信噪比可以通过公式（2-4）求得。可以借助matlab等软件进行数值计算。
差分信号可以放松对时钟信号沿的要求，因为输入信号的能量加倍了而且采样误差也因为采用的是互补信号而降低。另外下降时间不受输入信号幅度的影响。
图 2.4 由于有限时钟沿引入的采样不确定性
2.3.3 Kickback噪声
FLASH型ADC的一个重要问题来自于比较器引入的Kickback噪声。具有高速特点的锁存比较器在模数转换器中被广泛的应用，它通过正反馈将模拟信号和参考信号的比较电位转换为数字电平。但是再生节点大的电平变化会通过寄生电容和结电容耦合到输入，干扰输入信号，我们称之为Kickback噪声。又如输入端以及电阻串节点的阻抗不同，会在预放大器输入端产生显著的差分信号从而产生误差。如果在高速应用中不能够将噪声在一个周期内降到足够低的水平，输入的模拟信号很有可能会破坏掉。下文中会详细的讨论低Kickback噪声的锁存比较器的设计。
2.3.4 晶体管失配
在MOS工艺中，开关电容运算放大器广泛应用于高精度ADC中，因为它们具有很好的匹配特性而且对工艺偏差并不敏感。但是，这种技术对于高速ADC来说并不适用，因为闭环运放的速度较慢不能够满足转换速率的要求。因此，开环，低增益的差分对成为FLASH型ADC中求得过零点的重要电路。它们的阈值电压和电流失配是INL和DNL误差的主要来源。
和 是用来表征阈值电压 和MOS管 值失配特性的参数。 和 的标准偏差可以表示为：
公式 （2 5）
公式 （2 6）
级联的预放大器累积输入阈值电压失调可以表示为：
公式 （2 7）
和 分别是第一级预放大器和第二级预放大器的增益。 ， 和 分别是第一级，第二级和第三级阈值电压的标准偏差。预放大器的尾电流失配会引入增益失配，进而造成插值过零点的失配误差。尾电流的失配可以由下式给出：
公式 （2 8）
预放大器的增益可以表示为：
公式 （2 9）
因此，增益的失配可以表示为：
公式 （2 10）
如图3.3所示，两个预放大器的输出的插值系数为(m+n)。 和 是预放大器的增益，阈值分别为 和 。可以求得插值的过零点ZX处的INL。
公式 （2 11）
公式 （2 12）
公式 （2 13）
归一化到LSB：
公式 （2 14）
公式 （2 15）
图 2.5 两个相邻预防大器的输出转移特性曲线以及它们的过零点
由于 的值较小，通常可以忽略它的影响。由公式（2-7）式引入的失配是主要的误差来源，为了获得较高的精度，需要增大器件的尺寸或者采用误差校准技术。
2.3.5 亚稳态以及冒泡误差
亚稳态是指在比较器输入过小不足以在一个周期内使输出达到逻辑电平的现象。不定态的输出会引起数字码输出被错认，导致转换器的SNR降低。为了降低亚稳态的发生概率，需要在比较器的后级添加额外的比较器，使比较器具有更长的再生时间。
FLASH型ADC对于冒泡误差十分敏感，这种误差通常是因为比较器的失调或者亚稳态引起的。有多种电路技术可以用于消除这种误差，最常用的是利用三输入的与非门对相邻的冒泡误差进行校正，或者先将温度码先译为格雷码然后再译为二进制码。
2.3.1 电阻串的失配及AC Bowing
在FLASH型ADC中，参考电压是由很多个阻值相等的电阻串接在一起分压产生的。串联电阻与预放大器输出相连，为比较提供相对稳定的参考电平（图 2.3）。
电阻的失配会引入静态DNL和INL误差。电阻串的电阻类型一般采用电学特性比较稳定的poly电阻。因为电阻的匹配性除了跟工艺相关，还跟面积有很大关系，为了使电阻的匹配性更好，通常会在芯片面积允许的条件下，适当的增加电阻的面积。如果所需的电阻阻值比较小，可以采用多个电阻并联的方式获得合适的电阻。提高电阻串电阻匹配性的另外一个方式是在版图布局阶段，在电阻的周围添加一定数量的dummy电阻，尽量做到所有电阻串的周围环境相同，减小边缘效应对电阻阻值的影响。在电阻串周围应该做好nwell和psub的连接，这样可以有效的隔离噪声，使参考电压更加稳定。
(a)输入到电阻串的馈通。
(b)差分输入到电阻串的馈通。
参考电压的AC Bowing是由于高频输入信号经寄生电容馈通到串联电阻分压节点所引起的。为了使分析简化，假设注入到每个分压节点的电流值相等并且用 表示。可以计算得出节点j处的失调电压为：
公式 （2 1）
在 处，这个误差值最大，这个效应叫做AC Bowing。采用差分电路结构（如图 2.3（b））可以在一定程度上消除馈通效应。但是由于每个预放大器工作的偏置条件不同，不同节点处的馈通电流也各不相同。所以，采用差分电路结构也不可能完全消除馈通效应的影响。减小馈通效应的另外的方法还有串联电阻串的电阻尽可能采用小的单位电阻值或者是在每个节点上采用容值大的电容滤除误差。
2.3.2 采样时间不确定性
引起采样时间不确定性主要是由时钟抖动和时钟沿的有限性引起的。假设某时刻 对正弦信号 采样，其中 为时钟抖动， 为采样周期。由上面的公式可以得到，采样幅度上存在一个值为 的误差。将经过采样后的信号看作由一个理想正弦波信号和一个噪声信号组成。假设 是随机的，并且跟 不相关，这样，噪声功率就可以表示为：
公式 （2 2）
公式 （2 3）
从公式（2-3）看出，如果时钟抖动是电路系统的主要的噪声来源，SNR的性能会随输入信号频率的增加，以20dB/decade的速率下降。通过上面的分析，可以得到如下设计数据，在输入信号频率为1GHz时，要想获得6位的ENOB，时钟上面的抖动要小于等于2.1要想达到5.5位的ENOB，时钟上面的抖动要小于等于2.87ps。
如图2.4所示，MOS开关的栅极和源极之间的电压差低于阈值电压 时开关会关断。假设一个输入为正弦的信号 ，采样时钟下降沿的斜率是 ，由于采样时钟的有限下降沿时间，其实际的采样时间为 ，其中， 是理想采样时间， 是时钟抖动。则：
公式 （2 4）
时钟的有限下降沿时间 引起的信噪比，通过公式（2-4）可以求得，也可以借助matlab进行计算。
差分信号可以降低采样保持电路对采样时钟沿的要求，因为差分信号可以加倍输入信号的能量，而且采样引起的误差也会因为采用互补信号而得到降低。另外，输入信号幅度不会影响下降时间。
图 2.4 由于有限时钟沿引入的采样不确定性
2.3.3 Kickback噪声
FLASH型ADC的一个重要噪声来源是比较器工作产生的Kickback噪声。由于工作速度比较快，高速锁存比较器在数据转换器中应用广泛。其基本的工作原理是通过一个正反馈电路将输入的模拟信号和参考信号之间的电位差迅速的放大，从而得到准确的数字电平。这种比较器的很大的一个缺点是再生节点的快速变化会通过节电容和寄生电容，耦合到比较器以及预防大器的输入端，由于预放大器和电阻分压网络的阻抗不同，会在预放大器的正负输入端引入一个误差。这个误差会干扰输入信号和参考电压的比较精度，叫做Kickback噪声。在高速电路应用中，如果不能将此噪声降低到一个比较低的水平，输入的模拟信号会被严重损坏，从而影响电路的精度。在后文中会详细的讨论锁存比较器降低Kickback噪声的方法。
2.3.4 晶体管失配
在CMOS工艺中，高精度ADC中会广泛应用开关电容的运算放大器，因为它不仅具有良好的匹配特性并且对工艺不敏感。但是开关电容运算放大器的闭环相应的速度较慢，由于高速ADC一般要求较高的转换速率的，其并不适用于高速ADC中。因此，开环、低增益的差分放大器成为FLASH型ADC中获得过零点的重要的电路模块。其阈值电压以及电流的失配成为FLASH ADC 电路中INL和DNL的主要来源。
通常， 和 表示MOS管阈值电压 和 值失配特性。 和 的标准偏差可用以下公式表示：
公式 （2 5）
公式 （2 6）
相互级联的预放大器由阈值电压失调引入的失调电压等效到输入端可以用公式表示为：
公式 （2 7）
是第一级预放大器的增益， 是第二级预放大器的增益。 ， 和 分别是第一、二、三级的VTH的标准偏差。尾电流的失配会在预放大器之间引入增益失配，从而引起插值的过零点的失配。电流镜的失配用以下公式表示：
公式 （2 8）
预放大器增益表示为：
公式 （2 9）
因此，增益失配表示为：
公式 （2 10）
如图3.3所示，两个预放大器输出端的插值系数是(m+n)。 和 分别是它们的增益，其阈值分别是 和 。可以得到插值的过零点ZX处的INL。
公式 （2 11）
公式 （2 12）
公式 （2 13）
归一化到LSB：
公式 （2 14）
公式 （2 15）
图 2.5 两个相邻预防大器的输出转移特性曲线以及它们的过零点
由于 的值较小，一般可以忽略。由公式（2-7）式引入的失配是FLASH ADC 主要的误差，为了降低误差，提高比较精度，通常的做法是增加器件的尺寸和采用校准技术。
2.3.5 亚稳态和冒泡误差
亚稳态指的是由于比较器输入幅度过小，从而使其输出在一个时钟周期内不能达到逻辑电平，从而使比较器的输出呈现不定态。比较器输出的不定态会使比较得到的数字码被错认，从而降低转换器的SNR。在比较器的后面一级添加额外的比较电路，从而使比较器获得足够的再生时间，可以有效的降低亚稳态发生的概率。
比较器失调和亚稳态会导致FLASH型ADC产生冒泡误差，并且会非常敏感。可以采用多种电路技术消除冒泡误差，常用的方法有先将温度码译成格雷码，然后再转译成二进制码，或者是利用三输入与非门校正相邻的冒泡误差。
FlashFlash型ADC系统架构
ADC的系统架构如图 2.6所示。其中包括采样保持电路（T/H），用于产生参考电平的电阻串（Resistor Ladder），预放大器阵列(Pre-amplifiers)，插值和平均网络(Interpolation/Averaging Network)，比较器阵列(Comparators)以及温度码转二进制码译码器(Thermometer-to-Binary Encoder)。整个系统由一对全差分的CMOS时钟控制，交替开关各级。输出的二进制码会进行串并转换以便输出测试。
图 2.62.6 FlashFlash ADC 系统结构框图
ADC系统的时序图如图 2.7所示。输入的差分信号在clkp为高的时候被采样并在时钟为低的时候保持稳定，用于后续的转换处理。接着，采样信号会与23个参考电平进行比较，并对信号电平差进行放大，插值产生63个有效的过零点信息送入高速比较器。比较器共分为两级，第一级CML比较器和第二级CMOS比较器。在clkp再次为高的时候，第一级CML比较器会对63个过零点信息放大，在clkp为低的时候，再由第二级CMOS比较器将其进一步放大为数字信号。此时即获得了63位代表输入电平大小的温度码信息，再由译码器将其转化为二进制码输出。
图 2.72.7 FlashFlash ADC系统时序图
2.5.1 插值（Interpolation）技术
插值技术是用于减少FlashFlash ADC输入预放大器的数目，从而减小输入电容，降低功耗与面积开销。图 2.8描述了插值技术的基本原理，在图中，预放大器A1和A2分别放大输入信号和 与 的差。假设两个预放大器的失调电压为0，我们假设如果
时 。更重要的是如果 时， 。并且， 和 的差的极性和Vin与Vm差的极性相同。
图 2.82.8 两个预放大器输出之间的插值
通过上面的观察可以看到，可以通过插值的技术来减少预放大器的数量。图 2.9表示了插值实现方式。插值只能减少预放大器的数目却不能减少比较器的数目。通过插值，使得转化器的输入电容，芯片面积，功耗大大减小。
图 2.92.9 FlashFlash ADC 中的插值
插值的另外一个优点是能减小ADC的微分非线性（DNL）。图 2.10所示为全并行FLASHFLASH ADC和插值型的FLASHFLASH ADC之间DNL的对比。在图 2.10.a中，DNL=1LSB，图 2.10.b中DNL仅仅为0.5LSB。
图 2.102.10 全并行FLASHFLASH ADC与插值型的FLASHFLASH ADC的DNL对比
插值主要有三种方式：
（a）有源插值；
（b）电容插值；
（c）电阻插值[29]。
图 2.112.11 有源插值示意图
图 2.11为有源插值的电路示意图。在这个插值电路中，放大器的输入对管被分为相等的两部分，在图中，0.5代表将原来的晶体管被一分为二。M1和M2的栅极连接预放大器A的输出，M3和M4的栅极连接预放大器B的输出，从图中可以看出，这些信号之间存在着一定延时。M1和M3的漏极电流和M2，M4的漏极电流分别求和之后流过负载电阻R1和R2。这样就在预放大器A与B的输出之间就产生了额外的一个插值。
图 2.122.12 电容插值框图
图 2.12为利用电容进行插值的结构框图，此电路受两相差分时钟的控制。工作过程分为两个阶段：
（1）reset阶段：开关R闭合，C打开
（2）比较阶段：开关C 闭合，R打开
在reset阶段，开关R闭合，参考电平
分别给电容C和2C充电。必须注意的是，差分放大器的共模电平必须设为一固定值。在reset阶段对C充电以后，插值放大器的参考电压准确的在 和
之间。如果电容有着很好的匹配，将会产生准确的插值。reset阶段之后，开关R打开，闭合开关C从而进入比较阶段。在这个阶段，输入信号通过放大器进行放大产生插值。
通过在两个预放大器之间加电阻串，产生附加的电平，从而可以实现插值。图 2.13为一在输出端每边串接4个电阻来实现M=8的例子[29]。
图 2.132.13 文献[29]中插值M=8的电阻串插值
采用这样的插值方式，预放大器的失调电压可以被插值的电阻串平均，使DNL下降M倍。但是比较器的失调电压的影响与预放大器的放大倍数有关。
图 2.14给出了几种 值的情况，当 超出某一范围时，就会在 处存在一个死区，这个时候增益非常的小并且 ，如果模拟输入刚好落在这个区， 可能会很小不足以克服比较器的失调电压，从而不能得到正确的数字输出[30]。在设计时要通过全面的PVT仿真以确保不存在这类死区。
图 2.142.14
不同值下的插值
2.5.2 平均（Averaging）技术
通常，再生锁存比较器的动态失配引入的失调（offset）比阈值电压的失配引入的失调大若干倍，所以高速FlashFlash ADC经常用预放大器去减小动态比较器的失调在ADC输入端的影响。Folding和interpolating ADC中的折叠电路同样存在着失配，引起过零点的漂移，直接造成ADC的线性度的降低。
在没有应用平均技术(Averaging)的情况下，过零点的位置会受输入对管和负载电阻的失配的影响，而且过零点的偏移是随机的。器件失调电压和器件的面积相关，要想减小失调，必须要将器件尺寸做到足够大，这样不仅增大了版图的面积，而且还增大了寄生电容，导致了更大的功耗和更大的输入电容，降低了速度。
图 2.15所示为采用了平均技术的预放大级电路。
图 2.152.15 带平均网络的预放大器阵列
电阻平均网络是在不增加晶体管的面积的前提下减小失调电压的一种有效方法，有诸多文献（[31][32][33]）证明了其在ADC中的有效性。在文献[31]中提出，这种电阻失调平均技术实际上可以等效为一种空间低通滤波器，它利用平均技术部分消除了随机分布的失调误差。为了分析简便，可以将其抽象为线性一阶电阻网络，一阶电阻网络的简明模型如下图 2.16所示
图 2.162.16 一阶电阻平均网络示意图
在第n节点运用基尔霍夫电流定律，得到表达式如下：
公式 （2 16）
化简后，上式可以重写为：
公式 （2 17）
在这里， 。通过Z变换，可以将上式化为：
公式 （2 18）
由上式，每个节点处的冲击相应可以表示为：
公式 （2 19）
图 2.172.17 一阶电阻平均网络的冲激响应
第n点的冲激响应如上图 2.17所示，冲激宽度是失调平均的空间滤波范围，公式（2-19）中 和b为冲激宽度和可以达到的平均范围。下图 2.18显示的是b和 的关系图。
图 2.182.18 b和 的关系示意图
从图中可以看出，减小 增加了冲击宽度，也就是说小的 可以增加相邻节点的相互作用，增加了空间滤波器的带宽。
在前面我们提到了，电阻平均网络像一个低通滤波器一样使节点的失调的随机分布变窄。通过向各个电阻节点注入了随机的激励电流，可以仿真失调的影响。图 2.19所示为失调平均技术在频域内相当于一个白噪声低通滤波器，高频部分的随机电流代表着边缘部分的随机分布，只有低频部分的随机电流，也就是图示阴影部分对节点的失调有贡献。形成的结果就是，节点失调的随机分布比网络中的激励电流要窄。
图 2.192.19 平均网络的空间低通滤波效应
失调的减小也可以直观的看作是网络的空间域作用的结果。由于差分放大器的随机失调，过零点可以分布在随机失调范围内的任何位置。平均的作用范围跟平均网络的冲激宽度有关，当平均网络作用于预放大器阵列时，邻近的差分放大器产生的不相关的随机电流通过冲激响应汇集到过零点节点，随机失调电流的汇集起到了平均作用，减小了过零点节点的失调，并且输入失调电压会随着误差校正系数（error correction factor）减小。
图 2.20所示为没有采用平均网络的差分放大器阵列，相邻节点是相互独立的，没有横向的电阻连接。失调电压（ ）施加到阵列的输入端，在信号电流（ 或者 ）上叠加了噪声电流（ 或者 ）。在过零点处，输入电流的幅度（ ）应该和噪声电流（ ）相等。当随机噪声不存在的情况下，输入失调电压也应该为0（ ）。
图 2.202.20 没有平均网络的放大器阵列
图 2.21给出了一个具有临近电阻的差分放大器的平均网络。来自邻近节点的随机噪声电流具有随机的幅度和极性，在过零节点处汇聚到一起。这些噪声电流互相抵消，使注入到输出节点的总的噪声电流小于单个的噪声电流（ ），即抵消后平均噪声电流（ ）变小（ ），这个值相比没有电阻平均网络的情况要小得多（ ）。因此，平均网络具有减小输入失调电压的作用。
图 2.212.21 带平均网络的放大器阵列
电阻平均网络通过处理预放大器阵列输出节点处不相关的随机失调电流来降低输入随机失调。用电阻将输出节点连接起来，不仅使随机失调的分布变窄，而且使相邻节点甚至更远的节点的随机电流互相联系起来了。但是必须要注意的是，级联的平均网络并不会进一步的减小随机失调。图 2.22显示了三个级联放大级减小失调的例子，三个例子的输入失调的值相同，图中所示，如果其中一级采用了平均技术，在级联的下一级中继续采用平均技术并不会明显改善失调的状况。这个因为平均网络相当于一个空间上的低通滤波器，它可以将符合白噪声分布的随机失调转至低频范围，此时继续级联平均网络对于提高信噪比降低失调收效甚微。
图 2.222.22 由上至下，（a）第一级放大器阵列带平均网络
（b）第二级放大器阵列带平均网络
（c）第一级和第二级放大器阵列都带平均网络
平均网络不仅影响失调的分布而且还影响连接成网络的预放大器阵列的跨导值（ ）。在图 2.23中 显示了差分放大器的输出电流波形，阴影部分代表了失调的随机分布，输入失调的标准偏差用 来表示。有电阻平均网络连接的放大器阵列的随机失调分布减小，如图 2.23b所示。尽管如此，输入失调减小的同时，放大器阵列的跨导值也在减小。因为输入失调由在X轴上的过零点的分布决定，所以平均网络对随机失调的影响和对跨导的影响应该综合考虑。
图 2.232.23 （a）随机分布的信号电流
（b）带平均网络的随机分布的信号电流
平均网络对随机失调和对跨导的减小作用可以用误差校正因子（ECF）来表示，其表达式如下：
公式（ 2 20）
在这个公式中，平均后的跨导和随机失调可以表示为：
公式 （2 21）
公式 （2 22）
平均前的跨导和随机失调可以表示为：
公式 （2 23）
公式 （2 24）
图 2.242.24 平均网络的冲激响应和一个连接到网络中的放大器的转换区域
图 2.24所示为没有平均网络的输出信号电流（s(x)）,平均之后输出信号电流（ ）以及网络的冲击响应（h（x））。其中s(x)是分段近似：
当 时， 。
当 时， 。 公式 （2 25）
k是一个常数， 是s(x)和网络的冲激响应h(x):
公式（ 2 26）
通过上式2-21~2-26，跨导减小的比率（ ）可以由以下公式得到：
公式 （2 27）
公式 （2 28）
公式（2 29）
用相同的方法，可以得到随机失调的减小比率（ ）：
公式（2 30）
公式 （2 31）
由以上等式可以得到：
公式 （2 32）
图 2.25所示为 和 随R1/R0的变化关系，这里L表示在预放大器的转变点区域的附近的放大器的个数。假设放大器的尾电流源是理想的，转换区域以外的放大器不对失调的平均起任何作用，前面我们讨论的，随着R1/R0的值接近零，平均网络的m下降变得很明显，增益带宽积减小。
图 2.252.25
和 与R1/R0的关系
如图 2.26所示
和 的比值（ECF）导致输入失调的减小。假设没有尾电流源的失配（ ），随着R1/R0的值减小，随机失调按照平方根关系下降，由此得到平均网络可以达到的最大的随机失调为：
公式 （2 33）
图 2.262.26 输入随机失调校准系数随R1/R0的变化关系
尽管通过调整失调的分布曲线，电阻平均网络可以有效减小失调，但是不恰当的网络边界终端会引入系统性的失调。图 2.27是一个采用了电阻平均网络的差分预放大器阵列。边界处的系统性失调分析需要大信号模型，并且要求平均网络连接到差分预放大器的正负节点。
图 2.272.27 （a）正输出节点处的电阻平均网络
（b）负输出节点处的电阻平均网络
为了说明简便，这里采用七个没有随机失调的理想预放大器，这些放大器可以覆盖整个输入区域。此网络如图 2.27所示连接到正节点。当输入在范围的中间区域时放大器的输出电流如图 2.27a所示，从放大器阵列注入电流时，各节点输出电流在过零点的左右奇对称的，由于是奇对称，过零点的位置不受平均网络影响。上面的分析也可以应用到如图 2.27b所示的负输出节点上，与正极点相比负节点的输出电流幅值相等但极性相反。如果平均网络在终端处会突然的断开，当过零点位于输入的边界处时，环形的平均网络会存在系统失调问题，如图 2.28所示。
通过将节点（n+3）和节点（ ）像节点（n-3）到（ ）一样用电阻R1连接起来，这个网络看起来就如图 2.29所示没有终端。平均网络平移的对称性将得到如等式（2-19）不会在终端引入失真从而消除了边界效应。
图 2.282.28 没有终端连接的电阻平均网络
图 2.292.29 不恰当的终端连接的平均网络
另一方面，如果输入信号在输入范围的中间区域，即过零点在中间，对于过零点的右边，放大器处于转换区域，而左边的放大器的电流因为交叉连接到负的输出节点而被截断。在过零点处的电流的不平衡会使过零点的值出现漂移从而引入系统误差。系统误差在输入区间的边界处最严重，越往输入区间的中间，系统失调越来越小，直至为零。如果在任何位置电流奇对称都能够满足，系统性的误差将会消除。一个可行的办法是将平均网路延伸并且在网络的左边和右边增加虚拟的放大器。图 2.30所示为在环形电阻网络中添加虚拟放大器去满足对称性的例子。
图 2.302.30 带虚拟电阻的合理终端连接的平均网络
在放大器阵列上增加虚拟放大器消除了过零点的漂移，平均网络的交叉耦合使得平均滤波器的特性一致。虚拟放大器使得在输入满摆幅区域内到滤波器的激励是一致的。平均网络的冲激响应宽度（ ）和放大器阵列的转变区域宽度（ ）决定了虚拟放大器的数目。如果 大于 ，则每个边界处的虚拟放大器的数目应该覆盖半个转变区域（ /2）去消除系统失调，如图 2.31，否则的话将会出现过零点的漂移。如果 小于 ，为了消除系统失调，每个边界处的虚拟放大器的数目应该覆盖半个转变区域（ /2）。
图 2.312.31 虚拟放大器覆盖 /2
前面讨论了在预放大器阵列中添加额外的虚拟放大器来得到合适的边界，以及采用交叉终端连接方式来消除系统误差。平均网络中要选取合适的虚拟放大器的数目应该综合考虑随机失调的减小，增益带宽的影响，还有实际应用的一些问题。同时，选取合适的R1/R0可以得到最优化的虚拟放大器的数目和得到最好的平均效果。
平均技术不能能提高转换器的精度，同时还可以提高电路的采样速率。我们知道，输入随机失调与输入管的面积的平方根成反比[34]，因此，预放大器的输入管的面积和转换器的精度有如下的关系：
公式 （2 34）
文献[35][36]里给出了一个平均网络的实例，这个平均网络有18个节点。利用空间冲激响应分析，该平均网络使随机失调降低了三倍，利用这样一个平均网络的预放大器阵列，要达到相同的精度要求，预放大器的输入对管的尺寸可以比没有平均网络的小9倍。图 2.32所示预放大器的带宽由输出节点决定，其值为：
图 2.322.32 单级差分放大器
在这个例子中，平均网络的应用，使得预放大器阵列的互连线和节点电容由于晶体管尺寸的减小而减小了9倍，跨导减小了三倍。对于相同的偏置电流，为了得到相同的增益，负载电阻R0必须增大三倍，这也就意味着带宽的变化如下：
公式 （2 35）
其中 是平均网络的寄生电容，比较以上两式可以得到：
公式 （2 36）
因此，平均网络大约使预放大器的带宽增加了三倍。
综上所述，可以总结出最优化的设计失调平均网络的方法[31]：
设计一个差分放大器使其增益和带宽满足设计指标要求。负载可以采用多晶硅电阻或者其他电阻，甚至可以采用线性区工作的MOSFET或者二极管连接的MOSFET。负载电阻不需要线性度非常高。选择和输入差分对差不多大小的MOSFET作为尾电流源，并将其偏置在合适的工作区。确定工作电压和电路允许的最大输入电压范围为 ，调整偏置电流直到差分放大器的电压电流转移曲线的线性范围至少达到 ，其中k的范围在1/6到1/2之间。
构建一个预放大器阵列在其输入端平均分配阈值，覆盖整个输入范围 。在这个阵列中， 个预放大器用于覆盖输入范围 ，其他的预放大器用作Dummy。
在预放大器输出端添加横向电阻 ，采用交叉连接差分终端。仿真并绘出整个范围内的过零点。扫描 的值以使在两端的INL值能够达到设计要求。
(4) 折中考虑INL和其他性能
比较预放大器在添加 前后终端处预放大器带宽和增益的变化。如果平均电阻网络使任一参数恶化超过10%就需要提高 。
(5) 等比例放大或缩小整个放大器阵列
在输入电容（功耗）以及INL之间做出折中。利用蒙特卡罗模拟验证INL由于平均带来的优化系数是否达到预期目标。
利用上述步骤可以在保持预放大器的直流和动态性能不受影响的情况下尽可能的优化INL特性。
2.5.3 插值与平均网络的设计
预放大器阵列的平均是与插值密切相关的。以一个有预放大器阵列和平均电阻网络的FlashFlash型ADC为例，将整个输入信号范围按照半个平均网络作用窗口，即 分割成若干份，每一份都可以合并成一个单独的预放大器，尺寸与合并前数个的尺寸和相等。将合并后的放大器输入设置在平均网络作用窗口的正中，再将连接在输出端口用于平均的电阻均分并分别连接后续的比较器，这样就将平均网络转换成了一个插值网络。所有输入晶体管的总尺寸没有发生变化，所以INL特性也没有收到影响。
平均和插值网络的相关性可以说明：决定失调均值（RMS）的并非是产生过零点的预放大器的数目，而是整个预放大器阵列的总栅极面积。如果总栅极面积相同，采用多个小栅极不准确的预放大器分布在平均网络的各个节点和采用少量大尺寸精准的预放大器均匀分布在插值网络的各个节点，最终得到失调的分布是相同的。在平均网络中，每个预放大器驱动一个电阻节点，相较于插值网络，预放大器的负载电容要小很多，所以带宽也要更大。但是，从另一个角度看，插值网络只需要更少的金属线连接，减少了连接电容。所以，平均网络综合采用插2或者插4的插值网络最有可能获得最高的带宽。另外一方面，插值网络对于过驱动范围要求较低，这有利于实现大输入信号ADC。
在本设计中，将综合采用插值和平均两种技术来实现高带宽，低输入电容的设计。按照上述设计步骤（见2.5.2节），首先确定电阻插值的数目，为了尽量减小与输入寄生电容以获得最大的带宽，并且减少预放大器的数目从而降低功耗，设定插值为4。其连接方法如图 2.33所示。为了防止边界效应的影响，在输入范围的两侧边界都添加了3个额外的Dummy预放大器并且在正负输出端进行了交叉互连，如图 2.34所示。
图 2.332.33 预放大器阵列X4插值网络连接方法
图 2.342.34 插值/平均网络的终端连接方式
通过建模，对横向电阻 进行了仿真扫描，得到在 时可以得到最优的静态特性（如图 2.35所示）。同时，添加了平均电阻网络后，预放大器的增益和带宽几乎没有受到影响。
图 2.352.35 静态特性随横向电阻变化曲线
整个平均网络共采用了23个预放大器，每两个预放大器之间用4个单元电阻进行插值。其中最上端和最下端的3个预放大器为Dummy放大器，共产生64个有效的过零点（如图 2.36所示）。
图 2.362.36 部分过零点的分布图
利用SMIC提供的失配Mismatch模型，对预放大器阵列进行了Monte Carlo仿真以确定其失调特性。64个过零点中，最大的失调的标准偏差为1.76mV（图 2.37），约为0.1LSB，可以满足设计要求。
图 2.372.37 预放大器失调电压仿真结果
2.5.4 低kickback噪声比较器设计
ADC完成的主要功能是比较输入信号与参考信号，所以比较器是ADC中不可或缺的模块。锁存比较器由于其速度快，功率利用率高等特点，在ADC中被广泛的应用。它通过正反馈将输入模拟信号和参考信号的电位差转换为全摆幅的数字电平。但是再生节点大的电平变化会通过寄生电容和结电容耦合到输入，干扰输入信号，我们称他们为闪烁噪生。在FlashFlash型 ADC中，大量的比较器会同时的开启和关断，这将会在很大程度上影响转换器参考电平的精度，使得各个码元的转换点的位置发生不规则的变化，从而对FlashFlash型 ADC的性能产生很大的影响。即使在流水线ADC中，每一级的放大器的建立时间也会受这种现象的影响。
2.5.4.1静态锁存比较器
图 2.38是一种常见静态锁存比较器。在reset相位， 为高电平， 将输出节点拉到零电位。晶体管 、 、 、 充当预放大器的作用，其电流通过 镜像到输出节点。当 为低电平时， 关断，再生晶体管 起正反馈作用，将输出节点的微小差异在很短的时间内放大。
图 2.382.38 静态锁存比较器的一个例子
相似的锁存比较器在文献[37]中的设计中得到了应用，此类型比较器可以归纳为如下特点：
1）存在静态功耗。
2）再生过程由两个class A型 交叉连接的反相器完成。
3）差分对的作用相当于预防大，其差分电流通过电流镜镜像到输出节点。
闪烁噪声是由于输出节点大幅度的电位变化通过电容耦合到输入端。图中所示的静态锁存比较器中，存在着从输出节点到输入的阻断作用，虽然在输出节点存在大的电位变化，但是产生的闪烁噪声比较小。静态锁存比较器的正确操作依赖于其能很灵敏的随输入电压变化，这种比较器至少存在着两个极点，一个极点位于差分对的漏端，一个位于再生节点。另外一个缺点是其在class A操作中存在电流限制，所以其再生速度比较慢。
CLASS AB型锁存比较器
相较于CLASS A型的锁存比较器，CLASS AB比较器的速度要快的多。其一种电路形式如图 2.39所示。
图 2.392.39 Class-AB类型的锁存比较器的一个例子
当 为低电平时， 关断，阻止任何电流流向 。 是重置开关，和 及 一起做为差分输入对 的负载。当 为高电平时开始再生阶段，重置开关关断，晶体管 和 形成了两个背靠背的CMOS反相器，使很小的输出节点的电平差异很快的拉到全摆幅的数字电平。还有其他相似的此类比较器在文献[38][39]中有介绍，其特点可以归纳如下：
再生过程由两个交叉连接的CMOS反相器完成。它们的电流在再生模式瞬间增加，使输出节点快速的充放电，与静态的锁存比较器相比，其可以达到更快的速度但是消耗更小的功耗。
输出节点直接和差分输入对的漏极相连，电路会对输入电压的变化快速的反应。但是，由于输出节点存在着轨到轨的变化摆幅，很大的闪烁噪声会被耦合到输入端。
针对此类比较器的闪烁噪声比较大的缺点，在文献[40][41]中列举了增加一级预放大器的方法，在文献[42]中列举了再输入差分对和输出节点之间接入一隔绝开关的方法来减小闪烁噪声。以上两种减小闪烁噪声的方法不仅会产生一些不利的影响（在文献中也有介绍），而且增加了系统的功耗
2.5.4.3动态锁存比较器
Class AB型锁存器尽管比静态比较器更加的快速而且功耗更小，但是在重置模式下和再生完成后还是会有静态电流，也就是会有静态功耗。图 2.40[43]所介绍的动态锁存比较器只在再生模式下有电流流过，而在重置模式下没有静态功耗。
图 2.402.40 动态锁存比较器的一个例子
当latch为低时，晶体管 和 重置输出节点，使 的漏端被拉到电源电压VDD， 关断并且没有电流流过。当latch为高电平时，重置开关被关断，电流流过 和差分对， 和 将输入的电压差转化为最后的输出状态。再生完成以后，两个输出节点中的一个被拉到电源电压VDD，另外一个输出节点被拉到地电平VSS。 的漏极会经历轨到轨的电压变化，所以会有比较大的闪烁噪声。另外，在再生相位的开始阶段，开始有电流流过 ， 值比较大，这些晶体管工作在饱和区；当其漏端电压接近于零电位时，会进入线性区。这种工作区间的变化会引入较大的输入电压的变化。
综上所述，速度越快，功耗利用率越高的比较器其闪烁噪声性能越差。闪烁噪声是FlashFlash型ADC中亟待解决的一个问题。
2.5.4.4闪烁噪声的减小技术
（1）减小输出节点的摆幅。
（2）最常用的减小闪烁噪声的办法是在比较器的前面加预放大器级[40]，但是这样的话会引入静态功耗和浪费面积。
（3）采用MOSFET开关置于输入级和正反馈级之间，在再生相位时，开关关闭，阻止输出节点的快速变化向输入节点的传输，从而减小闪烁噪声。
（4）中和技术[44]。当差分对的漏极电压变化时， 会将漏极电压的变化耦合到输入端，在输入端引入闪烁噪声，可以在输入对管引入一中和电容，来抵消噪声的影响，如下图 2.41所示。
图 2.412.41 中和技术
图 2.42[45]是采用了方法3和4的具体应用实例。
图 2.422.42 隔离技术和中和技术的具体应用实例
2.5.6 火花码（Bubble）问题的解决办法
2.5.6.1减小亚稳态错误的方法
（1）最有效的减小亚稳态错误的方法是减小比较器的再生时间。
（2）在比较器输出端和译码器之间加流水级的锁存器。在FlashFlash型ADC中，每增加一级锁存器，就相当于需要增加 个锁存器，所以这将增大芯片的功耗和面积。
（3）用逻辑门将温度码直接转化为二进制码，由于每个比较器的输出只用一次，这样就能保证每个不确定的比较器输出只影响一位的输出，这样可以减小输出误差，但是，由于电路比较复杂，需要的连线很复杂也很长，连线电容和译码器的面积将变得不可接受。同时也会限制译码的速度。
（4）采用ROM结构，首先将温度码转换成格雷码，然后再转换成二进制码。图 2.43(a)和图 2.43(b)分别为二进制译码器和格雷码译码器[47]。
图 2.432.43 二进制码ROM和格雷码ROM当亚稳态发生时的比较
由上图可以看到，在二进制ROM中，由于两个不确定的输入，ROM的所有输出字线都是不确定的，最后的输出是随机产生的。格雷码ROM 译码器也会出现这种现象，不确定的输入也会产生三种可能：0条，一条，两条线被选中，如果是一条线或者两条线被选中，格雷码ROM 译码器可以很大的减小输出码的误差，因为输入信号的电平就在两个比较电平之间，产生的误差很小。但是，当没有ROM 线被选中的话，ROM输出将会为全1，导致了很大的误差。解决这个问题的办法就是采用一个辅助电路，使得两个不确定的比较器的输出可以转化为一个确定的电平和一个不确定的电平，用这两个信号去驱动译码器。
图 2.442.44 (a) 避免亚稳态问题的一种电路形式.（b）电路的输出波形
图 2.44（a） 展现了一种可以产生确定逻辑电平的辅助电路。当电路输入端相等时，上面的PMOS导通，电路的输出为VDD，当输入电压的差值高于NMOS的阈值电压的时候，一个输出会被拉到低电平，而另外一个会保持高电平。图 2.44（b）为输出特性曲线。
2.5.6.2 消除火花码的技术
很多技术可以消除一阶火花码，如华莱士树加法器（Wallace tree adder）和选举进程（voting process）[49]。这些技术主要基于三方面来消除火花码：阻值火花码的产生，阻止火花码向ROM传播，选择ROM编码的方式使ADC输出产生的错误最小化[46]。最简单最常用的消除火花码的方法是在ROM前面加三输入的与门。通过这种方法，只有在逻辑1与两个逻辑0同时出现的时候，ROM线才能被选中，这种简单的方法可以消除温度计码中的一阶火花码。但是，它却不能消除二阶火花码，但这不重要，原因有两个，第一，二阶火花码产生的概率非常的小因为它需要连续两个比较器之间存在很大器件以及时间上的失配。第二，当两个字线同时被选中时，因为格雷码译码相邻的码值之间只是相差1，所以输出的码值很接近正确的值，所以产生的误差非常的小。另外，在文献[48]中介绍了几种纠错电路，但这些方法都需要额外的电路，增加了面积和功耗开销。
电路模块设计
2.6.1 参考电压的产生
参考电平电阻串用的是rpposab的非金属化多晶硅电阻，方块电阻阻值为679.21欧姆。电阻值的设定主要是出于对AC bowing和功耗的考虑。电阻的匹配度可以通过使用多个大电阻并联和在电阻周围添加dummy电阻来提高。AC bowing可以通过在输入端加一满摆幅的正弦信号，测量参考电压产生电的电压波动来进行测量。为了减小AC bowing对参考电压的影响，在各个参考电压产生点处各添加了1.1pf的去耦电容。表 2.4所示是不同的参考点评电阻值下AC bowing波动最大的点的波动值。综合考量功耗值，从而选定电阻值的大小为7欧姆。
表 2.4不同电阻值下AC bowing波动最大值
Unit Resistance (Ohm) Maximum Fluctuation (mV)
2.6.2 采样保持电路
输入采样保持电路(T/H)是FlashFlash型ADC中的一个重要模块，它能够有效地提高ADC的动态性能。对于工作在GHz采样频率下的ADC，采样保持电路必须具有非常宽的带宽以实现预期性能指标。采样保持电路可以在数据转换过程中保持输出固定不变，消除由于大量比较器的时钟偏斜引入的误差，降低了对比较器输入带宽的要求，降低了信号相关的动态非线性以及时钟抖动引入的误差。
ADC的动态性能要求最终都能归结到采样保持电路的设计上。其工作模式分为采样模式和保持模式。这两个模式通常是用一个两相时钟进行控制转换。在采样模式下因为采样保持电路必须提供足够大的输入电流到输入级，所以会引入动态失调。相反地，预放大器级却不需要在采样模式下有较高的线性度，但是却必须能够在模式转换时提供快速准确的过零点。所以，只有采样保持电路需要有较高的动态线性度。所有后续电路，包括预放大器，比较器以及信号处理电路都只需要优先提高压摆率以使其输出能在固定时间内达到预期的直流值即可。因为快速建立以及直流线性度都较之动态线性度易于实现，所以提高采样保持电路的动态性能对整体ADC的动态特性至关重要。为了能够达到尽量高的动态带宽，这里采用了最简单的采样保持电路电路形式，即仅由一个CMOS的传输门与负载电容构成。如图 2.45所示，电路采用的是全差分架构，以消除二阶误差，提高线性度。
由于输入共模电平为0.6V，即电源电平的二分之一，采用互补型的传输门结构有利于提高电路的线性度。另外，为了降低时钟馈通和电荷注入效应，添加了Dummy晶体管。传输门的导通阻抗必须能够保证采样保持电路的时间常数
要远远小于对采样电容的充电时间。采样保持电路的跟随时间（acquisition time）可以通过对电路施加一个满量程的信号来计算。输出信号可以表示为：
公式 （2 37）
根据所需的精度不同，充电时间需要达到6.9（0.1%精度）到9.2（0.01%精度）的时间常数。因此，对于高频应用，开关管的W/L会相当的大。如果要求跟随时间为100ps，要达到0.1%的精度，时间常数则不能超过14.3ps，-3dB带宽不小于11GHz。
图 2.452.45 CMOS传输门结构图
为了获得最高的采样速率，开关管的沟长采用了最小尺寸。为了确定开关管的宽度，对其输出信噪比进行了仿真（添加了PAD的寄生参数）。从图 2.46和图 2.47中可以看出，当开关管的宽度达到60um时，能够在奈奎斯特频率处仍能达到需要的线性度并留有一定的裕度。由此确定开关管的尺寸为60um/60nm。整体采样保持电路电路的工艺角方针结果见表 2.5及图 2.48。
图 2.462.46 输出信噪比随开关管宽度的变化趋势。（负载电容为1pF，输入频率为607MHz）
图 2.472.47 输出信噪比随开关管宽度的变化趋势。（负载电容为1pF，输入频率为998MHz）
表 2.5采样保持电路电路工艺角仿真结果 (fin=998MHz，W/L=60um/60nm,Vcm=0.6V, Cload=1pF)
Corner Temp VDD SNR(dB)
SS 80 1.2 40.328
TT 27 1.2 53.408
FF 0 1.32 51.922
图 2.482.48 采样保持电路的信噪比随输入信号频率的变化曲线
2.6.3 预放大器
预放大器通常采用四输入的差分结构（如图 2.49所示），用于将差分输入信号与两参考电平之差进行比较并放大。其设计主要考虑增益，带宽以及失调等几个方面。
预放大器以电阻作为负载并且有电流镜作为偏置，其增益可以由公式（2-38）来表示：
公式 （2 38）
由该公式可以看出，为了使所有晶体管都工作在饱和区，四输出差分结构的增益不可能做得很大。从实际的仿真结果来看（图 2.50），直流增益大约为2。为了满足比较器失调的要求，在后边还需添加额外的预放大级。由于输入信号范围在-250mV到250mV之间，预放大器在这一范围内的增益大于1，可以满足平均电阻网络的应用要求。
图 2.492.49 第一级预放大器的电路图
图 2.502.50 预放大器的DC特性曲线
预放大器应该具有高的带宽以及提供足够的增益去消除比较器的失调电压对转换器性能的影响，并且还需要在一个时钟周期短暂的时间内具有很好的过驱动恢复能力。但是开环单极点放大器受增益带宽的限制，过驱动恢复能力比较差。
图 2.512.51 单极点放大器
如图 2.51所示的一个单级单极点的放大器为例。此放大器在t=0-时完全不平衡，在输入端加一阶跃输入，在t=0+时，输出端的瞬态波形如图 2.52所示：
图 2.522.52 单极点放大器的阶跃响应
放大器的阶跃响应可以由下式计算得出：
公式 （2 39）
在此，A代表增益， 代表输入和参考电压的电压差，I代表尾电流源， 是时间常数。过驱动恢复时间可以由公式(2-40)等于0得到。
公式 （2 40）
解上式得：
公式 （2 41）
为了得到在固定偏置电流和晶体管尺寸下的 和 的关系，将 和 带入公式（2-41），其中， ，得到：
公式 （2 42）
现在假设输出端的阶跃响应没有在一个周期T内建立，如图 2.53所示。获得需要的增益（ ）所需的增益带宽积可以由公式（2-42）得到。t=T时的输出电压可以由下式得到：
公式 （2 43）
由公式（2-43）以及 得到：
公式 （2 44）
在给出了时钟周期为T，增益G，以及LSB（ ）的情况下，A和Veff决定了增益带宽积。
带入以上各表达式，预放大器的增益带宽可以表示为：
公式 （2 45）
对于一个DC增益为2的预放大器，要使其能够从过驱动恢复到1.5的增益，则由公式（2-44）其GBW至少要达到2.2GHz。如图 2.53所示，在负载电容为100fF时，预放大器的-3dB带宽可以达到2.78GHz，DC增益为1.79。可以满足要求。
图 2.532.53 预放大器的交流增益曲线
2.6.4 CML锁存比较器
CML锁存比较器经常被选作高速比较器，因为它具有比较宽的带宽。同时由于输出摆幅小，kickback闪烁噪声也相对较小，适于作为前级比较器。CML锁存比较器的电路图如图 2.54所示。CML锁存比较器有两种工作模式：跟随模式和再生放大模式。在跟随模式下，比较器相当于一个预放大器来对输入信号进行放大。在再生模式下，比较器利用半个时钟周期的时间对放大后的输入信号进行锁存。
如图 2.55所示，当时钟 和 分别为高电平和低电平时，比较器工作在跟随模式，在这个阶段，交叉耦合器件不起作用， 跟随 和 经预放大后的差值。为了减小比较起引入的静态输入失调，比较器的输入晶体管M1和M2的尺寸被放大到32um/60nm。M3和M4是用来隔绝输出电压向输入端口的馈通，以减小Kickback噪声。它们的栅极直接连接在电源上，工作在线性区，电压降很小，对电路中其他晶体管的工作点影响很小。因为这两个晶体管可以做到相对很小，可以有效减小输出节点的寄生电容，有利于提高比较器的带宽。
在跟随模式下, 输出电压可以由以下公式表示：
公式 （2 46）
这里， 是上一个再生相位的输出， 是跟随模式下的时间常数， 是跟随模式下的增益。对于给定的输出节点的寄生电容C和负载电阻R，可以得到时间常数为：
公式 （2 47）
当时钟 和 分别为低电平和高电平时，比较器工作在再生模式，在这个阶段，输入对管不起作用，交叉耦合管M5和M6产生了一个大的再生增益。在再生的一开始，输出电压可以表示为：
公式 （2 48）
是跟随模式最后时刻（再生模式的开始时刻）输出节点的值，如果交叉耦合的管子的跨导为 ，则再生时间常数 可以表示为：
公式 （2 49）
图 2.542.54 CML锁存比较器的电路图
另外一个影响比较器速度的因素是输出信号摆幅。为了加快比较器从再生模式下恢复回来，并且减小Kickback噪声，输出信号摆幅要选择得尽量小。另一方面， 应该尽量大以抑制再生模式下引入的动态失调误差同时也减小误码率。通过仿真可以得出最优的输出信号摆幅。设置输入信号为全摆幅到-1LSB的方波信号，不断提高其频率，观察比较器能否从过驱动下恢复，以测试比较器的最高工作频率。仿真结果如图 2.55所示，随着输出信号摆幅减小，最高工作频率单调增加，这是因为时间常数随着电阻减小单调减小。但是对于跟随模式下的增益，在400mV的输出信号摆幅下可以得到最优值。在偏置电流相同的情况下，越小的输出信号摆幅就意味着越小的负载阻抗，所以增益会随之下降。更高的输出信号摆幅对于提高增益也没有好处，这是因为这会将M1和M2推出饱和区甚至引起偏置电流的减小。在本设计中，输出信号摆幅设定为400mV，此时最高工作频率为2.72GHz （SS corner, 125度），跟随模式下的增益为3。
图 2.552.55 比较器最高工作速度和跟随增益与输出电压摆幅之间的关系
在这种比较器中，通常会采用重启开关(reset switch)来提高过驱动恢复的速度。但是本设计中并没有采用，首先这是因为对于2GS/s的采样速率，这个比较器有足够的速度裕量。另外一个原因是由重启开关引入的电荷注入和时钟馈通很容易引入不能容忍的动态失调。
通过交流仿真，第二级比较器的增益约为3，3dB带宽为3.7Ghz，如图 2.56所示。
图 2.562.56 CML锁存比较器的交流特性曲线
通过添加mismatch模型，Monte Carlo模拟得到CML锁存比较器的失调的标准偏差为2.83mV，如图 2.57所示。
图 2.572.57 CML锁存比较器的失调电压的分布图
2.6.5 CMOS锁存比较器
CMOS锁存比较器是用于将前级CML锁存比较器的输出信号拉到轨到轨，同时减小亚稳态概率，降低误码率。因为CML锁存比较器可将比较器的输入拉大到一个比较大的值，同时在再生模式下具有较高的增益，所以此级比较器对失配的要求并不高。
如图 2.58所示，一个单独的时钟clk用于控制开关M3，M4和M9。当clk为高的时候，所有的开关被打开，比较器处于reset状态，在这种状态下，M9能迅速将输出电压拉到电源轨的中间电平，这样就能够保证一个相当快的过驱动恢复时间。在reset模式下，输入差分对管组成的预放大将比较器的输入端的电压差转化为在锁存级的一个不平衡状态。当clk为低电平时，锁存级通过偏置管连接到地的NMOS和PMOS组成的反相器交叉耦合对组成。反相器的正反馈可以将此微小的不平衡迅速的拉到电源轨到轨电平。
比较器的速度主要由下面的公式决定：
公式 （2 50）
Gm是M5，8和 M6，7 的跨导，
是输出节点的电容。从数学上，比较器的速度可以通过NMOS和PMOS的过驱动电压和电流的比值来优化[45]。另外一个重要的因素是比较器的过驱动恢复能力，这一性能可以通过仿真来确定。
我们通过比较器的亚稳态的计算公式，要想获得一个比较低的亚稳态， 需要大概在20ps，我们假设 为60fF
[44] 公式 （2 51）
由公式（2-51）可以得到gm必须大于3m.在功耗允许的范围内，为了增加比较器的速度，我们将比较器的偏置电流设为0.5 mA，同时，为了得到高速度，再生管的沟道长度都采用最小沟长。为了使恢复时间尽量短，使输出节点在reset时的电压为0.6V附近。
由于NMOS和PMOS组成的再生环的跨导以及管子的寄生电容决定了输出节点的极点，如果PMOS管的尺寸比NMOS管的尺寸大很多的时候，再生管的再生速度将会因为以下原因受到很大的影响：第一，PMOS管引入了很大的寄生电容却只增加了很小的跨导。第二，随着PMOS尺寸的增大，比较器的阈值电压向VDD的方向移动，导致了NMOS的很大的过驱动电压结果是相同的偏置电流下减小了跨导值。因此，为了提高再生速度，PMOS和NMOS尺寸的比值应该小于其载流子的迁移率之比[46]。为了确定PMOS和NMOS晶体管具体的尺寸比，假设PMOS和NMOS的沟长L，阈值电压 是相同的，在电平转换点PMOS和NMOS反相器可以由下式表示：
公式（2 52）
通过将公式（2-52）求微分可以得到这个时间常数在Wn=Wp的时候可以得到最小值，与迁移率无关。所以在本设计中将PMOS和NMOS的尺寸取相同的值。
图 2.582.58 高速比较器的电路以及器件参数
通过Monte Carlo模拟，我们可以得到比较器的输入失调电压。下图为输入对管在36um/0.06um时的比较器的输入失调电压的Monte Carlo模拟图像。
图 2.592.59 CMOS锁存比较器在输入对管尺寸为36um/0.06um下Monte Carlo模拟结果
对于在500uA偏置电流，不同的输入对管下输入失调电压的仿真结果如表2所示：
表 2.6 500uA偏置电流下，不同的输入对管输入失调电压的仿真结果（ ）
输入对管尺寸 输入失调电压
W/L=12um/0.06um 63mV
W/L=24um/0.06um 52mV
W/L=36um/0.06um 46.5mV
2.6.6 译码器
由于FlashFlash型ADC 的输出为温度计码，所以要设计温度计码到二进制码的译码器。在此设计中，设计了ROM的温度计码到格雷码的译码器，然后再经格雷码到二进制码的译码器将温度码转换成二进制码。这种译码器可以有效的减小比较器亚稳态和火花码对转换器性能的影响。
通过扫描ROM管子的尺寸，可以得到不同的尺寸下的ROM与反相器的总的延时，ROM里不同的管子尺寸下的仿真图像如下：
图 2.602.60 不同尺寸的ROM管与译码器延时的对应关系
选取NMOS管和PMOS管的尺寸都为4um/0.06um.这时ROM和反相器的总的延时为120ps左右，可以满足设计的时序要求。
ROM的局部电路结构如下：
图 2.612.61 ROM译码器的局部电路图
在ROM后面加反相器，将格雷码由低电平转换为高电平，为了减小ROM的负载电容，综合考虑到对后级电路的驱动能力，合理设计反相器的尺寸。
表 2.7 ROM在不同的工艺角和温度下的延时仿真结果（10fF负载电容）
Corner and Temp tdelay
TT 27° 135ps
SS 80° 163ps
FF 0° 112ps
在TT工艺角，27°条件下ROM延时的仿真图像：
图 2.622.62 TT工艺角，27°条件下ROM延时的仿真图