数据是一组表示数量、行动和目标的可鉴别的非随机符号。 　　 2
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成都古筝 何谓数据 何谓信息 二者有何区别
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3秒自动关闭窗口纳米随机存储器 _百度百科
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纳米随机存储器英语Nano-RAM是Nantero公司的一种非易失性存储器技术其原理主要是在一个片状基层上分布理论上碳纳米管的小尺寸云寻了非常高的存储密度[1]
新手上路我有疑问投诉建议参考资料 查看SDRAM _百度百科
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SDRAM:Synchronous Dynamic Random Access Memory同步同步是指 Memory工作需要同步时钟内部的命令的发送与数据的传输都以它为基准动态是指需要不断的刷新来保证数据不丢失随机是指数据不是线性依次存储而是自由指定地址进行数据读写外文名Synchronous Dynamic Random Access Memory特&&&&点同步、动态、随机应&&&&用FPGA、内存
SDRAM从发展到现在已经经历了四代分别是第一代SDR SDRAM第二代DDR SDRAM第三代DDR2 SDRAM第四代DDR3 SDRAM
第一代SDRAM采用单端Single-Ended,第二代第三代与第四代由于比较快所以采用可降低干扰的差分时钟信号作为同步时钟
SDR SDRAM的就是数据存储的频率第一代用时钟频率命名如pc100则表明为100或133MHz数据读写速率也为100或133MHz
之后的第二三四代DDRDouble Data Rate则采用数据读写速率作为命名标准并且在前面加上表示其DDR代数的符号PC-即DDRPC2=DDR2PC3=DDR3如PC2700是DDR333其是333/2=166MHz2700表示为2.7G
DDR的读写频率从DDR200到DDR400DDR2从DDR2-400到DDR2-800DDR3从DDR3-800到DDR3-1600
很多人将SDRAM错误的理解为第一代也就是 SDR SDRAM并且作为名词解释皆属误导
SDR不等于SDRAM
Pin:模组或芯片与外部电路连接用的金属引脚而模组的pin就是常说的金手指
SIMMSingle In-line Memory Module,单列就是我们常说的所谓单列是指模组电路板与插槽的接口只有一列虽然两侧都有金手指
DIMMDouble In-line Memory Module双列是我们常见的模组类型所谓双列是指模组电路板与插槽的接口有两列模组电路板两侧的金手指对应一列引脚
RIMMregistered DIMM带寄存器的双线内存模块这种内存槽只能插DDR或Rambus内存
:笔记本常用的
SDR条的金手指通常是168线而DDR SDRAM的金手指通常是184线的
几代产品金手指的缺口数及缺口位置也不同有效防止反插与错插SDR SDRAM有两个缺口DDR只有一个缺口结构时序与性能的关系
一影响性能的主要时序参数
所谓的影响性能是并不是指SDRAM的频率与固定后带宽也就不可更改了但这是理想的情况在的工作周期内不可能总处于数据传输的状态因为要有命令等必要的过程但这些操作占用的时间越短工作的效率越高性能也就越好
非数据传输时间的主要组成部分就是各种延迟与潜伏期通过上文的讲述大家应该很明显看出有三个参数对的性能影响至关重要它们是tRCDCL和tRP每条正规的都会在标识上注明这三个参数值可见它们对性能的敏感性
以最主要的操作读取为例tRCD决定了行寻址有效至列寻址读/写命令之间的间隔CL决定了列寻址到数据进行真正被读取所花费的时间tRP则决定了相同L-Bank中不同工作行转换的速度现在可以想象一下读取时可能遇到的几种情况分析写入操作时不用考虑CL即可
1要寻址的行与L-Bank是空闲的也就是说该L-Bank的所有行是关闭的此时可直接发送行有效命令数据读取前的总耗时为tRCD+CL这种情况我们称之为页命中PHPage Hit
2要寻址的行正好是前一个操作的工作行也就是说要寻址的行已经处于选通有效状态此时可直接发送列寻址命令数据读取前的总耗时仅为CL这就是所谓的背靠背Back to Back寻址我们称之为页快速命中PFHPage Fast Hit或页直接命中PDHPage Direct Hit
3要寻址的行所在的L-Bank中已经有一个行处于活动状态未关闭这种现象就被称作寻址冲突此时就必须要进行预充电来关闭工作行再对新行发送行有效命令结果总耗时就是tRP+tRCD+CL这种情况我们称之为页错失PMPage Miss
显然PFH是最理想的寻址情况PM则是最糟糕的寻址情况上述三种情况发生的机率各自简称为PHRPH RatePFHRPFH RatePMRPM Rate因此系统设计人员包括内存与都尽量想提高PHR与PFHR同时减少PMR以达到提高内存的目的
二增加PHR的方法
显然这与预充电管理策略有着直接的关系目前有两种方法来尽量提高PHR自动预充电技术就是其中之一它自动的在每次行操作之后进行预充电从而减少了日后对同一L-Bank不同行寻址时发生冲突的可能性但是如果要在当前行工作完成后马上打开同一L-Bank的另一行工作时仍然存在tRP的延迟怎么办 此时就需要L-Bank交错预充电了
VIA的4路交错式控制就是在一个L-Bank工作时对下一个要工作的L-Bank进行预充电这样预充电与数据的传输交错执行当访问下一个L-Bank时tRP已过就可以直接进入行有效状态了目前VIA声称可以跨P-Bank进行16路并以LRU算法进行预充电管理
有关L-Bank交错预充电存取的具体执行在本刊2001年第2期已有详细介绍这里就不再重复了
L-Bank交错自动预充电/读取可点击放大L-Bank 0与L-Bank 3实现了无间隔交错读取避免了tRP对性能的影响
三增加PFHR的方法
无论是自动预充电还是交错工作的方法都无法消除tRCD所带来的延迟要解决这个问题就要尽量让一个工作行在进行预充电前尽可能多的接收多个工作命令以达到背靠背的效果此时就只剩下CL所造成的读取延迟了写入时没有延迟
如何做到这一点呢这就是的责任了在上文的中有一个参数tRASActive to Precharge Command行有效至预充电命令间隔周期它有一个范围对于PC133标准一般是预充电命令至少要在行有效命令5个之后发出最长间隔视芯片而异基本在120000ns左右否则工作行的数据将有丢失的危险那么这也就意味着一个工作行从有效选通开始可以有120000ns的持续工作时间而不用进行预充电显然只要不发出预充电包括允许自动预充电的命令行打开的状态就会一直保持在此期间的对该行的任何读写操作也就不会有tRCD的延迟可见如果在能同时打开的行页越多那么PFHR也就越大需要强调的是这里的同时打开不是指对多行同时寻址那是不可能的而是指多行同时处于选通状态我们可以看到一些SDRAM的资料中会指出可以同时打开多少个页的指标这可以说是决定其性能的一个重要因素
Intel 845MCH的资料其中表明它可以支持24个页面同时处于打开状态
但是可同时打开的页数也是有限制的从SDRAM的寻址原理讲同一L-Bank中不可能有两个打开的行S-AMP只能为一行服务这就限制了可同时打开的页面总数以SDRAM有4个L-Bank北桥最多支持8个P-Bank为例理论上最多只能有32个页面能同时处于打开的状态而如果只有一个P-Bank那么就只剩下4个页面因为有几个L-Bank才能有同时打开几个行而互不干扰Intel 845的MHC虽然可以支持24个打开的页面那也是指6个P-Bank的情况下845MCH只支持6个P-Bank可见845已经将同时打开页数发挥到了极致
不过同时打开页数多了也对存取策略提出了一定的要求理论上要尽量多地使用已打开的页来保证最短的延迟周期只有在数据不存在读取时或满了写入时再考虑打开新的指定页这也就是变向的连续读/写而打开新页时就必须要关闭一个打开的页如果此时打开的页面已是北桥所支持的最大值但还不到理论极限的话就需要一个替换策略一般都是用LRU算法来进行这与VIA的交错控制大同小异标准名称
I/O 总线时脉
极限传输率
266 Million
333 Million
400 Million
DDR-200DDR-SDRAM 记忆芯片在 100MHz 下运行
DDR-266DDR-SDRAM 记忆芯片在 133MHz 下运行
DDR-333DDR-SDRAM 记忆芯片在 166MHz 下运行
DDR-400DDR-SDRAM 记忆芯片在 200MHz 下运行JEDEC制定的DDR最高规格
DDR-500DDR-SDRAM 记忆芯片在 250MHz 下运行非JEDEC制定的DDR规格
DDR-600DDR-SDRAM 记忆芯片在 300MHz 下运行非JEDEC制定的DDR规格
DDR-700DDR-SDRAM 记忆芯片在 350MHz 下运行非JEDEC制定的DDR规格PC-1600指工作在 100MHz 下的DDR-200其拥有 1.600GB/s 的
PC-2100指工作在 133MHz 下的DDR-266其拥有 2.133GB/s 的
PC-2700指工作在 166MHz 下的DDR-333其拥有 2.667GB/s 的
PC-3200指工作在 200MHz 下的DDR-400其拥有 3.200GB/s 的利用下列公式就可以计算出DDR SDRAM时脉
DDR I/II运作时脉实际时脉*2由于两边数据同时传输200MHz的时脉会以400MHz运作
标准公式除频系数=时脉/200→*速算法*除频频率/同步频率 使用此公式将会导致4%的误差1bank块地址---定位逻辑块
2和列地址---定位容量定义地址数**Bank存储块SDRAM在读写数据时重点注意以下信号
1CLK为输入信号SDRAM所有输入信号的逻辑状态都需要通过CLK的上升沿采样确定
2CKE时钟使能信号为输入信号高电平有效CKE信号的用途有两个一关闭时钟以进入省电模式二进入自刷新状态CKE无效时SDRAM内部所有与输入相关的功能模块停止工作
3CS#为输入信号低电平有效只有当有效后SDRAM才能识别控制器发送来的命令设计时注意上拉
4RAS#选通信号为输入信号低电平有效
5CAS#列地址选通信号为输入信号低电平有效
6WE#写使能信号为输入信号低电平有效
当然还包括bank[…]地址信号这个需要根据不同的型号来确定同样为输入信号地址信号A[…]为输入信号数据信号DQ[…]为输入/输出双向信号数据掩码信号DQM为输入输出双向信号方向与数据流方向一致高电平有效当其有效时上出现的对应数据字节被接收端屏蔽DDR3内存它属于SDRAM家族的产品提供了相较于DDR2 SDRAM更高的运行效能与更低的是DDR2 SDRAM四倍资料率同步的后继者增加至八倍也是现时流行的内存产品
DDR3 SDRAM为了更省电更快使用了SSTL 15的I/O接口运作I/O是1.5V采用CSP方式包装除了延续DDR2 SDRAM的ODTOCDPosted CASAL控制方式外另外新增了更为精进进的CWDResetZQSRTPASR功能
CWD是作为写入延迟之用Reset提供了超省电功能的命令可以让DDR3 SDRAM电路停止运作进入超省电待命模式ZQ则是一个新增的终端电阻校准功能新增这个线路脚位提供了ODCEOn Die Calibration Engline用来校准ODTOn Die Termination电阻新增了SRTSelf-Reflash Temperature可编程化温度控制内存时脉功能SRT的加入让内存颗粒在温度时脉和上进行优化可以说在内存内就做了电源管理的功能同时让内存颗粒的稳定度也大为提升确保内存颗粒不致于工作时脉过高导致烧毁的状况同时DDR3 SDRAM还加入PASRPartial Array Self-Refresh局部Bank刷新的功能可以说针对整个内存Bank做更有效的资料读写以达到省电功效SDRAM之所以成为DRAM就是因为它要不断进行刷新Refresh才能保留住数据因为刷新Refresh是DRAM最重要的操作那么要隔多长时间重复一次刷新目前公认的标准是存储体中电容的数据有效保存期上限是64ms毫秒1/1000秒也就是说每一行刷新的循环周期是64ms这样刷新速度就是行数量/64ms我们在看规格时经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识这里的就代表这个芯片中每个Bank的行数刷新命令一次对一行有效发送间隔也是随总行数而变化4096行时为15.625μs微秒1/1000毫秒8192行时就为7.8125μsHY57V92 refresh cycles / 64ms
SDRAM是多Bank结构例如在一个具有两个Bank的SDRAM的模组中其中一个Bank在进行预充电期间另一个Bank却马上可以被读取这样当进行一次读取后又马上去读取已经预充电Bank的数据时就无需等待而是可以直接读取了这也就大大提高了的访问速度
为了实现这个功能SDRAM需要增加对多个Bank的管理实现控制其中的Bank进行预充电在一个具有2个以上Bank的SDRAM中一般会多一根叫做BAn的用来实现在多个Bank之间的选择
SDRAM具有多种工作模式内部操作是一个复杂的SDRAM器件的分为以下几类
1包括时钟时钟使能行列地址选择读写有效及数据有效
2地址信号时分复用根据行列地址选择引脚控制输入的地址为或列地址
3数据信号双向受数据有效控制
SDRAM的所有操作都同步于时钟根据时钟上升沿控制管脚和地址输入的状态可以产生多种输入命令
模式设置命令
带预充的读命令
带预充的写命令
自动刷新命令
自我刷新命令
突发停命令
空操作命令
根据输入命令SDRAM状态在内部状态间转移内部状态包括模式设置状态激活状态预充状态写状态读状态预充读状态预充写状态自动刷新状态及自我刷新状态
SDRAM支持的操作命令有初始化配置预充电行激活读操作写操作自动刷新自刷新等所有的操作命令通过控制线CS#RAS#CAS#WE#和体选地址BA输入
行激活命令选择处于空闲状态存储体的任意一个行使之进入准备读/写状态从体激活到允许输入读/写命令的间隔时钟节拍数取决于内部特征延时和HY57V561620内部有4个体为了减少器件门数4个体之间的部分电路是公用的因此它们不能同时被激活而且从一个体的激活过渡到另一个体的激活也必须保证有一定的时间间隔
预充电命令用于对已激活的行进行预充电即结束活动状态预充电命令可以作用于单个体也可以同时作用于所有体通过所有体预充电命令对于突发写操作必须保证在写入预充电命令前写操作已经完成并使用DQM禁止继续写入数据预充电结束后回到空闲状态也可以再次被激活此时也可以输入进入低功耗自动刷新自刷新和模式设置等操作命令
预充电中重写的操作与刷新操作一样只不过预充电不是定期的而只是在读操作以后执行的因为读取操作会破坏中的电荷因此不但要每64ms刷新一次而且每次读操作之后还要刷新一次
3自动预充电
如果在突发读或突发写命令中A10/AP位置为1在读写操作完成后自动附加一个预充电动作操作行结束活动状态但在内部回到空闲态之前不能给器件发送新的操作命令
突发读命令允许某个体中的一行被激活后连续读出若干个数据第一个数据在经过指定的CAS延时节拍后呈现在数据线上以后每个时钟节拍都会读出一个新的数据突发读操作可以被同体或不同体的新的突发读/写命令或同一体的预充电命令及突发停止命令中止
突发写命令与突发读命令类似允许某个体中的一行被激活后连续写入若干个数据第一个写数据与突发写命令同时在数据线上给出以后每个时钟节拍给出一个新的数据输入缓冲在突发数据量满足要求后停止接受数据突发写操作可以被突发读/写命令或DQM数据输入屏蔽命令和预充电命令或突发停止命令中止
由于存在漏电现象为了保持每个存储单元数据的正确性HY57V561620必须保证在64ms内对所有的存储单元刷新一遍一个自动刷新周期只能刷新的一个行每次刷新操作后内部刷新地址计数器自动加1只有在所有体都空闲因为4个体的对应行同时刷新并且未处于低功耗模式时才能启动自动刷新操作刷新操作执行期间只能输入空操作刷新操作执行完毕后所有体都进入空闲状态该器件可以每间隔7.8μs执行一次自动刷新命令也可以在64ms内的某个时间段对所有单元集中刷新一遍
自刷新是的另一种刷新方式通常用于在低功耗模式下保持SDRAM的数据在自刷新方式下SDRAM禁止所有的内部时钟和输入缓冲CKE除外为了降低功耗刷新地址和刷新时间全部由器件内部产生一旦进入自刷新方式只有通过CKE变低才能激活其他的任何输入都将不起作用给出退出自刷新方式命令后必须保持一定节拍的空操作输入以保证器件完成从自刷新方式的退出如果在正常工作期间采用集中式自动刷新方式则在退出自刷新模式后必须进行一遍对于HY57V561620来说8192个集中的自动刷新操作
8时钟和时钟屏蔽
是所有操作的同步信号上升沿有效时钟屏蔽信号CKE决定是否把时钟输入施加到内部电路在读写操作期间CKE变低后的下一个节拍冻结输出状态和突发地址直到CKE变高为止在所有的体都处于空闲状态时CKE变低后的下一个节拍SDRAM进入低功耗模式并一直保持到CKE变高为止
DQM用于屏蔽输入输出操作对于输出相当于开门信号对于输入禁止把上的数据写入对读操作DQM延迟2个开始起作用对写操作则是当拍有效
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