synopsys_DC的简单试用（转） - chanon的個人空间 - 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台
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synopsys_DC的简单试用（转）
& 11:20:42
1 setup synthesis
& set target_library
"name_target_library"
& set link_library "* link_library"
//*的作用是先在内存中找link_library
& set symbol_library "name"
& &synopsys.setup
& &design_vision -xg
& &list_designs
& &list_libs
3 Execute Script
5 其它命令
& printvar
target_library/link_library/symbol_library/search_path
& help -verbose command_name
& command_name -help
& man command -name
② constraints & attributes
1 启动dc-shell
& dc_shell -xg
&&检查库设置变量
& &printvar target_library
& &printvar link_library
&&读入文件
& &read_ddc
unmapped/PRGRM_CNT_TOP.ddc&&
//PRGRM_CNT_TOP.ddc-&P
&current_design&PRGRM_CNT_TOP
2&查看core_slow库
& &list libs
& &report_lib ssc_core_slow | view
report_lib ssc_core_slow
& &reset design
&all_inputs&&&
&all_outputs&& //端口
& &create_clock -period 4 -name
my_clk&[get_ports
Clk]&//生成时钟
& &set_clock_uncertainty 0.25 [get_clocks
my_clk]& //设置clk歪斜
& &set_input_delay -max 1.7 -clock my_clk
\&&&&&&&&&&&&&&
//约束输叺
&[remove_from_collection&[all_inputs]
[get_ports Clk]]& //端口时序
& &set_max_transition 0.25
[remove_from_collection
&& [all_inputs]
[get_ports.Clk]]&&&&&&&&&&&&&&&&&&&&&&&&
& &set_output_delay -max 2.4 -clock my_clk
[all_outputs]& //约束输出
& &set_output_delay -min -0.3 -clock
my_clk [all_outputs] //端口时序
& &report_clock -skew
-attributes& //生成时钟报告
& &view report_port
-verbose&&&&&&&&
& &view report_port -verbose
4 设置P环境变量
& &get_attribute ssc_core_slow
default_operation_conditions //默认
& &view report_lib
ssc_core_slow& //互连线負载模型
& &set_driving_cell -library ssc_core_slow
-lib_cell fdef1a1 -pin Q\
&& remove_from_collection
[all_inputs] [get_ports -Clk]& //端口环境
& &report_attribute [get_lib_pins
ssc_core_slow.fdef1a1/*] //报告驱动
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&//单元属性
& &set_max_capacitance [expr [load_of
ssc_core_slow/and2a1/A] *5]\
&& [remove_from_collection
[all_inputs] [get_ports Clk]] //限制输入
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&//端口电容
& &set_load [expr [load_of
ssc_core_slow/and2a1/A] *15]\//指定最坏情
[all_outputs]&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&//况輸出电容
report_design&&&&&&&&&&&&//生成设计报告
& &view report_port
-verbose&&&&
//生成端口报告
5 编译保存
& &write_script. -output
scripts/pc-w.tcl& //保存约束和环境
& &compile
& &report_constraint
//生成约束报告
& &write -format ddc -hierarchy -output
mappec/pc.ddc& //层次化保存
&quit&&&&&&&
三 时序报告和调试
1 约束和编译P
& &dc_shell -xg -f
scripts/instruction_lab3.tcl |tee -i \
instruction_lab3.log&&
//tee:unix程序，将结果输出到攵件和终端
& &sh grep -i error instruction_lab3.log
//检查.log有无error
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
//grep:unix程序
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
//sh:在dc_shell下运行unix命令
& &view report -verbose
& &view report_desing
2 时序报告
&check_timing&&&
//有无未约束路径
&report_path_group&
& &report_timing
& &report_timing -nets/delay min
& &report_timing -max -path 10
& &report_constraints
-all_violators& //显示所有违背时序的路径
3 解决建立时间违背
& &group -design_name NEW_PC -cell_name
I_NEW_PC&\&&&&&
{I_PRGRM_DECODE& I_PRGRM_CNT}
&&&report_hierarchy
& &ungoup -start_level 2 I_NEW_PC
& &report_hierarchy -noleaf
& &current PRGRM_CNT_TOP
& &compile
& &report_timing -delay max
& &report_constraint -all_violators
4 解决保持时间
& &set -fix_hold [all_clocks]
& &compile -incremental -mapping
& &report_constraint -all_violators
& &write -format ddc -hierarchy -output
mapped/instruction_lab3.ddc
& &write -format ddc -hierarchy -output
mapped/instruction_lab3.v
& &write_sdf
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Ubuntu系统下Synopsys VCS DC PT安裝文件下载及安装破解方法
[i=s] 本帖最后由 caoshangfei 于
14:17 编辑
一.安装文件下载地址（網盘下载）installer_v3.0.zip
scl_11.5.zip
license.rar
DC2008.09.rar
vcs_vE-2011.03_common.rar
vcs_vE-2011.03_linux.rar
PT2011也共享给大家，不知道能否破解PT2011。
pts_vF-2011.06_common.tar
pts_vF-2011.06_linux.tar
二.win7上安装ubuntu11.04系统
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三.安装步驟
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四.破解方法（关键是license生成办法，此破解经验证适合版本的DC,VCS,PT和2011版的VCS。
( 22:28:04, Size: 42.5 KB, Downloads: 949)